基于单片机和FPGA的简易数字存储示波器设计.doc

单片机原理及应用期末课程设计基于单片机和FPGA的简易数字存储示波器设计 数理与信息工程学院单片机原理及应用期末课程设计 题 目：基于单片机和FPGA的简易数字存储示波器设计专 业： 电子信息工程 班 级： 电信061 姓 名： 俞 周 芳 学 号： 06220307 指导老师： 余 水 宝 成 绩： 2008.12 目 录 第1节 引 言 31.1 概述 31.2 设计任务和主要功能 4第2节 系统主要硬件电路设计 .52.1 系统原理框图 52.2 AT89S52芯片介绍52.3 FPGA配置方案论证. 72.4 程控放大电路 82.5 数据采集处理电路92.6 波形控制模块设计. 102.6.1 触发模块 102.6.2波形存储控制模块 .102.6.3波形显示控制模块 .11第3节 系统软件设计12 3.1 单片机系统软件设计流程图123.2 数据采集子程序 .133.3单片机的FPGA并行配置.14 第4节 结束语19参考文献20基于单片机和FPGA的简易数字存储示波器设计数理与信息工程学院 06电子信息工程 俞周芳指导教师：余水宝 第1节 引 言示波器作为一种常用的测量仪器，广泛应用于电子电路、自动控制和科学研究等领域。它是一种为电子测量和计量工作提供符合严格技术要求的电信号设备，因此是电子测试系统的重要部件，是决定电子测试系统性能的关键设备。与传统模拟示波器相比数字存储示波器不仅具有可存储波形、体积小、功耗低，使用方便等优点，而且还具有强大的信号实时处理分析功能。在电子测量领域，数字存储示波器正在逐渐取代模拟示波器。但目前我国使用高性能数字存储示波器主要依靠国外产品，而且价格昂贵。因此研究数字存储示波器具有重要价值。借于此，提出了一种简易数字存储示波器的设计方案，经测试，性能优良。1.1 系统概述 数字存储示波器与模拟示波器不同在于信号进入示波器后立刻通过高速AD转换器将模拟信号前端快速采样，存储其数字化信号。并利用数字信号处理技术对所存储的数据进行实时快速处理，得到信号的波形及其参数，并由示波器显示，从而实现模拟示波器功能，而且测量精度高。还可存储信号，因而，数字存储示波器可以存储和调用显示特定时刻信号。1.2 设计任务数字存储示波器的主要功能和指标：1)AD实时采样 根据奈奎斯特采样定理，采样速率必须高于2倍的信号最高频率分量。对于正弦信号，一周期内应有2个采样点。为了不失真恢复被测信号，通常一周期内需要采样8个点以上。为了配合高速模数转换器，采用FPGA控制M/D转换器的采样速率，以实现高速实时采样。实时采样可以实现整个频段的全速采样，本系统设计选用ADI公司的12位高速A/D转换器AD9220，其最高采样速率可达10 MHz。2）双踪显示 本系统设计的双踪显示模块是以高速切换模拟开关选通两路信号进入采样电路，两路波形存储在同一个存储器的奇、偶地址位。双踪显示时，先扫描奇地址数据位，再扫描偶地址数据位。采用模拟开关代替一个模数转换器，避免两片高速AD转换器相互干扰，降低系统调试难度，并且实现系统功能。3）触发方式 采用FPGA内部软件触发方式，通过软件设置触发电平，系统编程时所设置的施密特触发器参数易于修改，从而抑制比较器产生的毛刺。当采样值大于触发电平，则产生一次触发。该方式充分利用了FPGA的资源，减少外围电路，消除硬件毛刺产生的干扰，易于调整触发电压。4）行扫描调节 通过控制FPGA内部双口RAM(1 KB)的起始地址的偏移量确定来控制波形的移动。其具体方法是将滑动变阻器R上的电平通过模数转换器转换为数字信号传输给FPGA，再与初始电平数字信号(显示位置复位时，滑动变阻器R的电平采样值)相比较决定起始地址ADR0的偏移量。该方法可易于实现波形满屏和自动显示功能。5）列扫描调节 MAXl97采样A、B通道的Position电位器值，采样值经FPGA送至16位串行DA转换器，MAX542产生直流电平，该直流电平与列扫描波形相加送至模拟示波器显示，实现波形上下移动。为分离A、B通道，读A通道波形数据时，FPGA必须将Position A电位器的值送至DA转换器；读B通道波形数据时，也需将Position B电位器的值送至DA转换器，调节某一电位器时，实现相应通道波形上下移动。6）波形数据存储 数字示波器存储波形数据可采用外接的双口RAM或通用静态RAM，同时FPGA可控制RAM的地址线，从而实现波形数据的存储。双口RAM可同时进行读写操作，由于本系统设计采用FPGA，因此可充分利用FPGA的逻辑阵列和嵌入式阵列，可将双口RAM写入FPGA内部，从而无需外接RAM，减少硬件电路，提高简易数字示波器的可靠性。第2节 系统主要硬件电路设计 2.1 数字存储示波器系统原理框图本系统设计框图如图所示。整个系统是以FPGA为核心，包括前端模拟信号处理模块、单片机模块、显示模块和键盘输入模块。而信号的前级处理模块又包括射级跟随器、程控放大电路、整形电路。A、B通道的信号经前级处理变为O4 V，AD9220对其采样。波形存储控制模块将其采样数据写入FPGA内部RAM，再由波形显示控制模块进行显示。FPGA通过编程设置实现测频、键盘扫描、显示驱动、波形存储控制等功能。单片机AT89S52控制整个系统键盘和点阵液晶模块实现人机交互。通过面板按键可方便调整波形显示方式。图2-1 系统原理框图 2.2 AT89S52芯片介绍AT89S52是一种低功耗、高性能CMOS8位微控制器，具有8K 在系统可编程Flash 存储器。使用Atmel 公司高密度非易失性存储器技术制造，与工业80C51 产品指令引脚完全兼容。片上Flash允许程序存储器在系统可编程，亦适于常规编程器。在单芯片上，拥有灵巧的8 位CPU 和在系统可编程Flash，使得AT89S52为众多嵌入式控制应用系统提供高灵活、超有效的解决方案。AT89S52具有以下标准功能：8k字节Flash，256字节RAM， 32 位I/O 口线，看门狗定时器，2 个数据指针，三个16 位定时器/计数器，一个6向量2级中断结构，全双工串行口，片内晶振及时钟电路。另外，AT89S52 可降至0Hz 静态逻辑操作，支持2种软件可选择节电模式。空闲模式下，CPU停止工作，允许RAM、定时器/计数器、串口、中断继续工作。掉电保护方式下，RAM内容被保存，振荡器被冻结，单片机一切工作停止，直到下一个中断或硬件复位为止。图2_2 AT89S52最小系统电路2.3 FPGA配置方案论证 FPGA是可编程逻辑器件,经常被用于设计专用集成电路（ASIC）,并以其编程方便、集成度高、速度快、价格低等特点受到广大电子设计人员的青睐。特别是Altera公司的嵌入式可编程逻辑器件FLEX 10K系列更是受到人们的重用。它是基于SRAM 查找表（LUT）结构的FPGA器件,配置数据存储在SRAM中。由于SRAM工艺的掉电易失性,所以每次系统上电时,必须重新配置数据,只有在数据配置正确的情况下系统才能正常工作。基于SRAM的可编程逻辑器件的配置方式及优缺点,选取什么配置方案也是设计者必须考虑的一个问题。对SRAM加载配置数据常常采用下载电缆的配置方式,这种方法简单易行,只需直接将配置数据通过下载电缆由计算机下载至芯片,可以很方便地修改系统功能,因此被广泛应用在实际系统开发设计阶段。但对于已经设计完的应用系统,如果每次掉电后都要通过计算机下载配置会带来很多不便。因此,如果在对系统重新上电时,系统本身能自动加载可编程逻辑器件的编程文件,从而对可编程逻辑器件进行配置,这样就省去了通过手工由下载电缆对器件配置的过程。该方法的前提是必须在应用系统加上存储器保存器件的编程文件,以供系统自动加载时使用。方法的实现常用的有两种,以Altera公司的FLEX 10K系列器件为例。方案1：采用主动配置的方法, 即在系统对SRAM加载配置数据时, 由可编程逻辑器件自身控制整个配置过程。FLEX 10K系列常用的主动配置是AS(主动串行 )方式, 即将编程文件存放在Altera公司的EPC系列专用存储器中,在芯片上电时由FLEX器件控制整个配置过程, 实现将编程文件串行地送到FLEX器件的DATA0脚进行配置, 并在配置结束后自动进行器件的初始化过程, 并进入用户状态。该方法简单方便,不需要其他的外围控制器, 由FLEX器件自身引导整个配置过程,但是必须采用专用存储器放置配置数据, 而对专用存储器的编程也需要专用的编程硬件,相对说成本较高。 方案2：采用被动配置 (PS或PPA、PPS)的方式。编程文件可以放在通用程序存储器中,如EPROM、EEPROM或FLASH中,在FLEX器件上电后,由芯片外部控制器自动地从通用存储器中读出编程文件并送到FLEX器件进行配置,数据传送方式可以为串行,也可以为并行。串行传送时,即PS方式,配置数据送至FLEX的DATA0管脚;并行传送时,即PPA或PPS方式,配置数据送至FLEX器件的DATA0到DATA7脚。常用的外部控制器一般采用微控制器或CPU这样的智能主机,在采用微控制器配置时,如采用MCS51单片机,一般只使用一位宽的串行数据通道而不是字节宽的并行数据通道。该方法的优点是不必采用Altera的专用存储器,使用廉价的通用程序存储器就可以实现,这对需要大容量器件配置文件的场合,在降低成本上是非常有利的。该方法的另一个突出优点是,可实现单系统多方案的配置。因为数据的配置过程是通过外部智能控制器进行的,所以可以根据需要,在通用存储器中对单一系统存放多种功能的配置文件,再由外部控制器根据具体情况自动选择对芯片配置何种功能。这一优点是其他任何一种配置方法所不具备的。本系统采用AT89S52 对FLEX 10K系列进行PPA配置的方法。图2_3 单片机的FPGA并行配置电路2.4 程控放大电路采用模拟开关CD4051、宽带运算放大器AD844及精密电位器实现10 mVdiv2 Vdiv的多档垂直分辨率。FPGA含有通道选择寄存器模块，通过单片机写入通道号控制模拟开关以选通不同的反馈电阻，实现不同放大倍数，将信号调理在满足AD9220的04 V的范围内，具体电路如图所示。图2-4 程控放大电路2.5 数据采集处理电路本系统设计采用ADI公司的高速模数转换器AD9220实现波形信号的采集，AD9220最高采样速率可达10 MHz，采用外部晶体振荡器8 MHz，FPGA内部通过采样实现波形存储。AD9220有直流耦合和交流耦合两种输入方式。本系统设计采用直流耦合，05 V的输入方式。采用内部25 V参考电压。由于系统垂直分辨率只需255级，故采用AD9220的高8位。数据采集电路如图所示。图2_5数据采集电路2.6 波形控制模块设计系统可以采用Verilog HDL语言，在QuartusII软件下对FPGA进行逻辑电路的描述编程，可灵活实现系统所需电路和控制模块。2.6.1 触发模块 单片机先向FPGA模块写入设置的触发电压，FPGA内部相比较后，当采样值大于该触发电压时，则产生一次触发。触发模块如图所示。 图2_6 触发模块2.6.2 波形存储控制模块该模块为RAM模块的写地址累加器，可控制波形的存储。H_sering为单次和多次触发控制引脚，当为高电平时，单次触发，停止向RAM写入数据，所显示波形为存储波形；为低电平时，多次触发，当检测到一次触发时，即向RAM写一次数据，共l K个点，并在写操作时屏蔽触发。写地址先写奇地址，存入通道一采样后的波形数据，后写偶地址，存入通道二采样后的波形数据。如果连续多次检测不到触发时，向RAM中写入全0，显示一条直线，即实现自动捕捉功能。波形存储控制模块如图所示图2_7 波形存储控制模块2.6.3 波形显示控制模块 该模块为读地址累加器，从RAM中读取数据，并产生行扫描和列扫描数据。通过单片机写入累加器基地址，改变读取数据的起始位，实现波形的平移。该模块还可计算波形的峰峰值、平均值，单片机可直接读回数值。波形显示控制模块如图所示。图2_8 波形显示控制模块第3节 系统的软件设计用FPGA等可编程器件作为控制模块的核心。FPGA可以实现各种复杂的逻辑功能，规模大，密度高，它将所有器件集成在一快芯片上，减小了体积增加了稳定性，并且可应用EDA软件仿真、调试，易于进行功能扩展。FPGA采用并行的输入/输出方式，提高了系统的处理速度，适合作为大规模实时系统的控制核心。其工作为纯软件行为，全部由程序来控制，具有快速、可靠性高等优点。本次设计暂不涉及FPGA部分的编程。下面仅给出单片机系统软件设计部分程序。单片机系统软件程序设计主要包括：数据采集子程序，单片机的FPGA并行配置子程序，键盘子程序等。实现人机交互、信息提示、系统启动与复位功能。31 单片机系统软件设计流程图 图3_1 单片机系统软件设计流程3.2 数据采集子程序START:MOV DPTP,#9000HMOVX DPTR,A ;启动A/D转换LOOP:MOVX A,DPTR ；读EOC的状态JB ACC.7,LOOPMOVX A,DPTRMOV 20H,AMOV DPTR,#6000HMOVX A,DPTRMOV 21H,ARET 3.3 单片机的FPGA并行配置子程序图3_2 单片机的FPGA配置软件设计流程NCONFIG EQU P1.7NSTATUS EQU P1.5RDYNBSY EQU P1.3CONF_DONE EQU P1.4ORG 0000HLJMP MAINORG 0030HMIAN:MOV DPTR,#0000HMOVX A,DPTRMOV R3,A ；R3放配置数据个数的低位INC DPTRMOVX A,DPTRMOV R4,A ；R4放配置数据个数的高位MOV R5,#00HMOV R6,#00HCONFIG:MOV DPTR,#0002HCLR P1.7ACALL DELAY4JB NSTATUS,COFIG ；检测FPGA是否响应置低位SETB NCONFIGSTA_JUDGE:JB NSTATUS,COFIG_BEG ；等待FPGA置高位，准备进行配置LJMP STA_JUDGECOFIG_BEG:ACALL DELAY2LJMP SEND_DATAREADY_DATA1:JNB NSTATUS,CONFIGSEND_DATA:MOVX A,DPTR ;读数据PUSH DPHPUSH DPLMOV DPTR,#7000H ；读入FPGA地址JNB RDYNBSY.$MOVX DPTR,APOP DPLPOP DPHINC DPTR ;以下实现配置的判断CLR CMOV A,#01HADD A,R5MOV R5,AMOV A,#00HADDC A,R6MOV R6,AMOV A,R5CJNE A,03H,RESESH_COFIGMOV A,R6CJNE A,04H,RESEH_COFIGCON_REFRESH:ACALL DELAY2JB CONF_DONE,END1 ;判断配置是否成功LJMP COFIGPESESH_COFIG:LJMP READY_DATA1DELAY2: ;延时5USNOPNOPNOPNOPNOPRETDELAY4: ；延时15USMOV R1,#08HDJNZ