版图综合设计实验实验报告.doc

电子科技大学成都学院（微电子技术系）实验报告书课程名称：版图综合设计实验学 号： 姓 名： 教 师： 年06月15日 实验一 版图设计实验时间： 同组人员： 一、实验目的1熟悉UNIX系统基本命令使用。2学习Cadence软件的基本操作方法。3掌握tsmc 0.25um工艺版图设计的规则和方法。4学习一种电路：ADC电路。 5熟悉版图的设计流程。6学会使用Cadence工具将所学电路画成版图并进行优化布局，使之面积尽量最小化。7掌握Calibre DRC与LVS的检错与修改。二、实验仪器设备服务器 电脑 Cadence软件 Caliber验证工具三、实验原理和内容实验原理：Cadence - Virtuoso Layout Editor是一种基于UNIX系统的EDA工具，用于集成电路版图设计。该工具下的Caliber可以进行drc和lvs检查，drc（设计规则检查）即查看所画版图是否符合工艺设计规则，只有通过drc检查，版图才能在现有工艺条件下实现；lvs（版图和电路图一致性比较）即查看版图是否和电路图一致，只有通过lvs检查，版图才能在电学特性和电路所要实现的功能上和原电路保持完全一致。本实验就是在学习一种ADC电路后，利用Cadence - Virtuoso Layout Editor画出电路版图，然后对版图进行优化布局和drc、lvs检查。实验内容：1分析电路图，将电路图划分为I0、I1、I2、I3、I4、I5、I6、I7、I8、I9、I10等多模块。2利用Candence软件画出各个模块版图。3连结各个模块版图单元，完成总电路图的版图形式。4完成版图的DRC、ERC检查与修改。ADC电路图：四、实验步骤1打开IC Design快捷图标选择ic2输入帐号layout0631、密码即可打开软件。 2打开终端open terminal，路经：cd /home/layout0631/Library_tsmc025/tsmc25mmrfpdk_v17然后按回车键输入命令icfb & 然后按回车键，即可打开icfb窗口。 3打开版图编辑窗：在icfb窗口下toolslibrary managerfilenewlibrary命名为ZHANG在library manager框filenewcell view取名为相应的单元名称。 4在layout的编辑窗口，严格按照design rule来进行版图设计。可以进行在库里面调出相应的元胞，再进行布局连线。在此设计的M1的宽度，M2的宽度，金属之间的间隔M1-M1，M2-M2等都要严格按要求设计。在每个元胞完成后必须进行DRC检查，如果有错误按照design rule改到无错误为止。五、实验数据1、开启Cadence软件：双击桌面IC design，单击Home Folder，进入layout 文件夹，Ctrl+T打开Terminal,键盘输入icfb & 。 2、建立自己的库：File - New - Library （1）Name: ZHANG （2）右中选择attach to an existing techfile （3）Technology Library里选择layout0631 3、建立单元模块 建立方法：File - New - Cellview （1）cell name:I1（2）view name:选择ZHANG （3）tool:选择virtuoso 如此，则模块I1建立完成，后面的模块建立方法同上。以此类推，直到最后一个模块完成为止。4、依据电路图，依次画好各个模块，画的过程中考虑紧凑排列，然后对模块进行drc检查。发现错误立即改正，直到每个模块都通过DRC检查为止。 5、 新建all模块，调出所有单元模块，依据电路图进行布线，并进行drc和lvs检查，若有错，则修改至正确为止。6、各个模块截图如下：模块I0 AMP： 画AMP模块时要注意模块内部的匹配，MOS管的匹配，电阻的匹配，并且在电阻两边画上DUMMY电阻，防止刻蚀的时候的系统偏差。模块I1CAP：画CAP模块时一定注意打MOS电容的衬底，否则在最后做DRC检查的时候会有报错，而且衬底一定要与源漏连接做电容的一极。模块I2电阻：画电阻模块时要注意模块内部的电阻的匹配，并且在电阻两边画上DUMMY电阻，防止刻蚀的时候的系统偏差。模块I4 CURRENT_LIMIT：画CURRENT_LIMIT模块时要注意模块内部的匹配，MOS管的匹配，电阻的匹配，并且在电阻两边画上DUMMY电阻，防止刻蚀的时候的系统偏差。另外，在MOS管的周围打上相反的隔离环，防止噪音污染，隔离环要接地处理。N环接电源，P环接地。POWER模块： 由于功率管的MOS管较多，所以要将管子隔开并联处理，上图为初步的处理思想。而且功率管是大功率器件，容易产生噪音，所以总部图的时候一定注意用隔离环防噪音的问题。模块I9：模块I10 BAIS_GNE： 画好每个模块的时候都要进行一次DRC检查，此次实验是利用Caliber验证工具进行DRC检查的，包括最小线宽、最小图形间距、最小接触孔尺寸、栅和源漏区的最小交叠等。DRC的主要规则有： （a）Width:最小线宽 （b）Exact Width:精确宽度（c）Space1: 同层最小间距 （d）Space11:不同层最小间距（e）Space21:两个不同层的交集与第三层的最小间距 （f）Surround :某层被另一层四周包含时每边环绕间距。下面是以I0为例用Caliber验证工具作DRC检查的方法步骤及截图。修改前：修改后：所有的小模块画完以后就要进行总的布局布线了，在最后进行总的布局布线的时候，首先是建立一个新的all的模块，然后调出所有单元模块，依据电路图进行布线。总的布局布线要主要各个模块之间的间距一定要留够，防止连线的时候线宽不够用。最终总版图：总版图LVS报告如下六、结果及分析第二次尝试在电脑上进行版图的设计，有很多地方还是都不太了解，都是通过赖老师的教导及自己对软件的学习才能顺利的进行实验。在画MOS管时要注意电源和地的连接，不然会出现错误。在实现了ADC分析设计后从而进行了版图的设计。版图的设计相对于新手来说画起来非常复杂。当我经过很长一段时间的版图实验后，发现其实都并不是那么的复杂。熟能生巧，理解才是硬道理。在画版图的时候还是出现了很多操作上的不规范和细节的处理不当，导致实验一开始并不顺利，不过在赖老师和同学的指导纠错下还是顺利将版图完成并了。会画版图也是一种本领，也是拿得出手的技术，实验不仅锻炼了我的动手能力也让我对