低频数字式相位测量仪.doc

低频数字式相位测量仪设计报告摘要本系统以单片机和FPGA为核心，辅以必要的模拟电路，构成了一个基于具有高速处理能力的FPGA的低频数字式相位测量仪。该系统由相位测量仪、数字式移相信号发生器以及移相网络组成；移相网络能够产生-4545相位差的两路信号；相位测量仪能够测量出具有0359的两路信号的相位差；而数字式移相信号发生器能够产生出相位差为0359的且具有数字设置步进为1的两路输出信号。经过实验测试，以上功能均可以准确实现。一、方案设计与论证1、移相网络设计方案本设计的核心问题是信号的模拟移相程控问题，其中包括波形相位以及波形幅度的程控。在设计过程中，我们首先考虑了赛题中提供的方案。如图1-1所示：VV1V2图 1-1该模拟电路主要采用高、低通电路的临界截止点来产生极值相位的偏移。当高、低通电路的截止频率等于输入信号频率时，根据其幅频特性，信号波形所产生的相位分别为45和-45，恰好满足赛题要求的连续相移范围-4545的调节。由于高、低通电路在截止点时会产生幅度的衰减，故电路在后级加了放大电路，且采用了电压串联负反馈的方式提高了输入阻抗并降低了输出阻抗，电路最后还设计有调幅装置，能够很好地满足A、B输出的正弦信号峰峰值可分别在0.3V5V范围内变化。 综上所述，该移相网络能够满足赛题的所有要求，且电路设计简单、易行，故我们直接采用了这种方式来产生模拟的相移输出。2、数字式移相信号发生器设计方案本单元设计的关键在于两个波形相位差的准确定位，在设计中我们综合考虑了两种实现方案：方案一：采点式相位确定。利用相位范围0 360设定每个波形含有360个点，即每一点都对应一度，以保证相位的精确定位。但当输入波形频率较高时，FPGA中的 DDFS对该波形的采点数将降低，该方法也不再适合；此外360个点的波形很难利用DDFS的地址线准确产生，由于DDFS在运行时地址是不断向下扫描的，其多余地址中的零数据也将同样会被显示输出，使得波形不再准确。方案二：FT转换相位定位。由于我们采用了直接数字式频率合成器DDFS生成输入波形，故其频率是高精度的，经单片机进行频率与周期的转换后，再通过公式：t=(D360)T(其中,t为延时，D为相位差角度，T为波形周期)可以得出准确的延时。利用此延时来控制两个波形输入的时间间隔即可实现相位的精确定位。因此采用此种方案。3、相位测量仪设计方案方案一：混频分像监相电路。相位检测系统在测相过程中，都会遇到模糊问题。一般在+180或0、360等几个特殊点附近均存在相位“模糊区”。而混频分相监相系统采用双监相器（正弦和余弦监相器），获取有关相位信息，相位信息经A/D变换（模拟信号转换成数字信号），送往微处理机进行信号数据处理；同时，把测得的相位值送显示装置显示。在测量过程中，微处理机不断地对检测系统进行自动校准测试，消除了温漂带来的不稳定性（即系统误差），提高了系统测量精度。校准/测试转换、8、75MHz/0、625MHz选频转换均由微处理机控制继电器自动转换。其电路原理框图见1-3-1：图 1-3-1该方法具有测量精度高，可以是相位检测精度达到(0.30.5),相位分辨率为0.1，且最高工作频率较低，但是设计到混频和高精度放大，使得调试变得异常复杂，在短时间内不太容易实现。方案二：检相器可以利用正弦波形的正半周和负半周的对称特性。利用这一特性，正弦信号之间的相差可以在小于1/4信号周期的时间内被检测出来。其中，双极性锯齿波的频率是参考信号的两倍。它的中心点与参考信号的零点对齐。通过其幅度对应于输入正弦信号在半周期内的过零点的变化可以线性地反映相位变化，并通过采样保持电路把锯齿波在该点的幅值转换成支流电压输出。其整体框图见1-3-2。图 1-3-2从实质上说，该方案为一个相位电压转换电路，是将相位差近似的转换成电压信号，需要用极精密的芯片和调试方法来达到较高的精度，而且其转换出来的连续电压信号很难适合本题的数字化问题。应该说该方案比较适合做芯片的开发以适应其他的需求。方案三：基于具有高速处理能力的FPGA的相位差测量电路。该方案用单片机控制高速的FPGA来采样两信号的相位差和信号的频率，以取来的大数据来满足对相位差的极高分辨率。采集的数据送单片机进行处理，以送至液晶或其他的显示装置以显示。当然，如前所述，任何的相位检测电路都存在相位模糊问题，为此，本系统对输入的信号进行了放大整形处理，以达到减小相位模糊的目的。该方案具有思路相对清晰，有高速的FPGA进行高速数据采集作为后盾，并以低漂的比较器和运放作支持，在辅以具有很强控制能力的单片机，所以，采取此方案成为目前阶段顺理成章的事情。二、系统设计 1、总体设计 系统框图 如图2-1-1所示。移相网络产生模拟式相位输出如图2-1-1-A相位测量仪测量、显示相位值大小如图2-1-1-C数字式移相信号发生器产生数字式相位输出如图2-1-1-B图 2-1-1系统内部三个单元的具体设计框图如下：后级放大调节幅度并输出移相波形原信号跟随输出高通电路产生=45相位波形输出信号源相位控制输出调节范围 -45-45低通电路产生=-45相位波形输出图 2-1-1-A液晶显示 限幅DAC幅度控制单片机键盘控制JIJISKONGZHIU 内置RAM存储器FLASH MEMERY存储器FPGA波形、相位输出控制变速DAC路输出变速DAC路输出图 2-1-1-BA路内置D触发器模糊零点处理前置放大+比较器B路内置D触发器FPGA测量相位时序控制器单片机控制电路计数器液晶显示相位测量值输出图 2-1-1-C 模块说明移相网络：利用高、低通电路的临界截止产生连续相移调节范围为-4545的模拟相位输出，通过放大电路及调幅装置实现幅度0.3V5V连续可调。数字式移相信号发生器：通过DDFS产生高精度频率的信号波形，用单片机进行FT转换，通过延时实现数字式相位的准确输出。相位测量仪：由FPGA程序中的两个计数器分别对所测信号的相位差、周期进行计数，然后将数据送至单片机进行处理并送液晶显示。2、各模块设计及参数计算移相网络设计及R、C参数设定 题目要求连续相移范围；-4545，根据高、低通电路的幅频特性，高通电路中存在:，同样在低通电路中存在: ，可见当f=fL=fH时,高、低通电路均处于临界截止态,此时两信号幅度均衰减为原信号幅值的,且相位分别为45和-45。 由于赛题要求输入信号频率为；100Hz、1KHz和10KHz，所以R、C选择应分别满足时间常数值s、s、s，故我们在高通电路中采用0.22u的固定电容和阻值分别为100、1K和10K的精密电位器；而在低通电路中我们采用1.11u的固定电容和阻值分别为100、200和2K的精密电位器，精确地达到了题目的要求。 为使A、B输出的正弦信号峰峰值可分别在0.3V5V范围内变化，根据以下公式：、，可得移相网络中的后级放大只需放大两倍即可。根据电压串联负反馈的放大公式：，图1-1中应取R3=R4=1K,便可达到要求。相位测量仪设计 由于信号波形的幅度不同以及比较器LM339固有的自身参数决定了相位测量在+180或0、360等几个特殊点附近均存在相位“模糊区”。由LM339.pdf的参考文献可知，LM339所构成的过零比较器在输入低频交流信号时有：Vin(min)=0.4V peak for 1% phase distortion,经计算可得过零比较的误差输入u=10mV，取u=10mV时，根据公式：（其中A为峰峰值的1/2），可得输入为0.3V5V以及1V5V时的相位测量绝对误差的最大值分别为3.59和0.917，可见赛题中的基本部分：实现峰峰值可在1V5V范围内变化时相位测量绝对误差小于等于2是满足的，并不需处理模糊零点问题，但为了达到扩展部分的精度要求，我们必须将小信号部分放大，在设计中我们采取了前级放大5倍，充分满足了赛题扩展部分的要求。此外，在放大电路之前我们还装配了电压跟随器，满足了基本部分中相位测量仪的输入阻抗大于等于100K。 本系统所设计的测量周期和相位差的计数器为FPGA内部的两个32位计数器，而且采用了对周期、相位差的等精度测量，其测量误差直接取决与FPGA的晶振的频率及其稳定性。而本系统所采用的晶振为32.768M的晶振，在最大程度上减小了系统误差。数字式移相信号发生器设计 本单元利用FPGA中的DDFS来产生高精度频率的波形，波形数据存放在FLASH MEMERY中，通过FPGA进行读取并送置高速DAC产生波形。单片机控制双路信号产生的时间间隔以实现相位的产生，其实现方法是：利用DDFS产生方法中的对FLASH MEMERY读取方法将数据读至FPGA的内置RAM中，并读取出用户所设置的相位差来设置两路信号产生的时间差，其计算公式为：设To为两路信号产生的时间差，T为信号的周期，a为用户所设置的相位差，则 然后根据电路的频率信号计算出一个结果一在FPGA内产生一个可变模计数器的模值从而实现了设置相位的产生。由于在系统设计是在FPGA内设置了一个32位的可变模计数器，所以理论上相位差的精确度为360/2；而从另一个角度来看，其分辨率又由晶振的频率来决定，本系统采用的为50M晶振，而所需的产生的信号频率为20KHz，所以相位差的分辨率为360/(50M/20K)；综上，分辨率应该为上述两项的大值，所以应取后者，基本满足题目要求。软件系统本系统的软件系统很大，单片机部分全部采用C51编写，而FPGA则用VHDL语言编写。由于仿真机对C51支持的灵活性，单片机采用先仿真机模拟调试，后下载到单片机来调试。而对于FPGA来说，由于其自身的断电即擦除的特点，并且上电自动下载只会使系统更复杂，所以采用实验箱调试成为理想的选择。采取的是在上到下的调试方法，即单独调试好每一个模块，然后在连接成一个完整的系统调试。I、相位测量仪软件流程图 如图2-3-1所示。单片机初始化发命令使FPGA测频测相开串行口中断串行口接收到命令否？NY单片机进行数据处理送液晶显示单片机内部清零图 2-3-1II、数字相位发生器软件流程图 如图2-3-2所示。单片机系统自检接收到产生相位差信号的频率、相位差的设置否？NY发命令启动FPGA内部的DDFS送液晶显示波形YN等待按键图 2-3-2而对于FPGA来说，由于其自身的特点即其不同于其他处理芯片是采用并行运行的截然不同的硬件设计，各模块相对比较独立，可以同时运行，所以它内部只有功能模块，在此就不在赘述。系统设计图 如图2-4所示。图 2-4三、调 试根据方案设计的要求，调式过程共分三大部分：硬件调试、软件调试和软硬件联调。电路按模块调试，各模块逐个调试通过后再联调。模拟电路应先调通，然后再与单片机和FPGA进行通信。1、硬件调试移相网络的调试 调试时使用数字示波器来分析输出波形的相位是否在题目要求的范围内变化，通过测试可以确定电阻的实际阻值并易于找出硬件电路中故障。模拟放大电路的调试 调试时使用双踪示波器观察输入输出信号的波形，通过对理论计算与测量结果的分析，便于找出硬件的故障。 数字相位差产生器的硬件调试 由于所选用期间均采用可编程期间设计(包括D/A，FlashMemory,液晶显示屏等等)，所以不可避免的要利用软件去调试硬件：首先编写小测试程序，然后一个一个的调试，逐一击破。然后在此基础上逐步联调，将硬件问题逐一解决。当然，此系统中也有没有必须用软件调试的硬件，比如巴特沃滋滤波器，相比之下它要简单得多。2、软件调试 本系统的软件系统很大，其中FPGA采用VHDL来编写，并通过EDA实验箱进行下载调试电路；而单片机采用C51来编写，并利用仿真机进行调试，在调试过程中采取的是自上到下的调试方法，即单独调试好每一个模块，然后再连接成一个完整的系统调试。3、软硬联调 该系统的软件和硬件之间的联系很紧密，在调试时难免要用软件辅助以调硬件，而最后的软件又必须建立在合格的硬件电路的基础上。因此，此环节为整个设计制作过程中最难的一环。由于该题目从本质上来说是三个系统，又因为数字相位差发生器为该题的发挥部分，而且是最难的一部分，所以放在了最后调试。在前两个系统的调试过程中，由于电脑、仿真机、硬件电路、软件系统等等存在的一系列问题，调试难度很大进展很缓慢，以至于没有足够的时间来调试相对更具有意义的数字相位差发生器。四、指标测试1、测量仪器信号发生器：MOTECH FG-506数字示波器：TeKtronix TDS 3014双踪示波器：OSCILLOSCOPE GOS-620电压源： MOTECH LPS-305万用表： UT53 MULTIMETER2、指标测试 基本部分指标测试：输入频率显示周期输入时间差测量相差实际相差绝对误差 10.089KHz98.4us5.6us21.920.481.4210.089KH98.4us9.8us323.4-35.850.7510.089KH98.4us3.6us346.8-13.170.0310.089KH98.4us0us00.030.0310.089KH98.4us4.0us13.114.61.51.00KHz996us91us31.032.81.81.00KHz996us120us41.743.31.671.00KHz996us58us19.120.91.81.00KHz996us39.9us346.7-14.41.11.00KHz996us83us331.9-301.9100.69Hz9.88ms1.2ms316.6-43.70.3100.69Hz9.88ms0.6ms22.021.860.14100.69Hz9.88ms0.8ms28.