正弦信号的设计、基于Verilog的设计.docx

桂林理工大学信息学院 EDA仿真与实践实习报告EDA仿真与实践实习报告所属课程： EDA仿真与实践实习 设计题目： 正弦函数信号发生器的设计 指导教师： 学 院： 班 级： 姓 名： 学 号： 实验地点： 教一楼（EDA实验室1310） 实验时间： 2012年6月4号2012年6月22号 目 录第一章 设计目的2第二章 设计要求2第三章 设计内容2第四章 设计原理2第五章 设计步骤35.1建立.mif格式文件（两种方法）35.2定制LPM_ROM及调用.mif文件45.3完成顶层设计5第六章 课程设计总结8 第一章 设计目的进一步熟悉QuartusII 6.0及其LPM_ROM与FPGA硬件资源的使用方法。培养动手能力以及谐作能力。第二章 设计要求1、CLK为12MHz。2、通过DAC0832输出正弦波电压信号，电压范围0-5V。3、通过仿真观察波形。第三章 设计内容在Quartus II上完成正弦波信号发生器的设计，包括仿真和资源利用情况了解（假设利用Cyclone器件）。最后在实验系统上实测，包括FPGA中ROM的在系统数据读写测试和仿真测试。信号输出的D/A使用实验系统上的DAC0832。第四章 设计原理正弦波信号发生器的结构由四部分组成：1、计数器或地址发生器（这里选择6位）。2、正弦信号数据ROM（6位地址线，8位数据线），含有64个8位数据（一个周期）。3、VHDL顶层设计。4、8位D/A（实验中可用ADC0832代替）。图1所示的信号发生器结构框图中，顶层文件singt.vhd在FPGA中实现，包含两个部分：ROM的地址信号发生器，由6位计数器担任；一个正弦数据ROM，由LPM_ROM模块构成。LPM_ROM底层是FPGA中的M4K模块。地址发生器的时钟CLK的输入频率与每周期的波形数据点数（在此选择64点），以及D/A输出的频率f的关系是：f=fo/64VHDL顶层设计 singt.vhd波形数据输出8位D/A正弦波数据存储ROM6位计数器（地址发生器） 图1 正弦信号发生器结构框图第五章 设计步骤首先确定如图1中所示的波形数据文件。Quartus II能接受的ROM模块中的初始化数据文件的格式有两种：Memory Initialization File文件（.mif 文件）格式和Hexadecimal（Intel-Format）File文件（.hex文件） 格式，这里只用.mif格式 。 5.1建立.mif格式文件（两种方法）方法一：首先在Quartus II中选择ROM数据文件编辑窗口，即在File菜单中选择New并在New窗口选择Other file页，再选择Memory Initialization File项，单击OK按钮后产生ROM数据文件大小选择窗口。根据64点8位正弦数据的情况，可选ROM的数据数Number为64位，数据宽Word size取8位。单击OK按钮，将出现如图2所示的空的mif数据表格，表格中的数据格式可通过鼠标右键单击窗口边缘的地址数据弹出窗口选择。此表中任一数据（如第三行的99）对应的地址为左列与顶行数之和（如16+2=18，十六进制为12，即00010010）。然后将波形数据填入此表中。最后在File菜单单击Save as按钮，保存此数据文件，这里不妨取名romd.mif。图2 将波形数据填入mif文件表中 方法二：用.mif文件生成器，将参数设成如图3所示，然后保存，再运行保存的.mif文件，这样就能产生所需的函数数据了。 图3 .mif生成器的参数设置5.2定制LPM_ROM及调用函数.mif文件在设计正弦波信号发生器前，必须首先完成存放波形数据ROM的设计。利用MegaWizard Plug-In manager定制正弦信号数据ROM宏功能块，并将以上的波形数据加载于此ROM中。设计步骤如下：(1)打开 MegaWizard Plug-In manager 初始对话框。在 Tools 菜单中选择MegaWizard Plug-In manager产生一个对话框，选择Create a new custom.项，即定制一个新的模块。单击Next按钮后，在所产生的对话框的左栏选择Storage项下的LPM_ROM，再选择Cyclone器件和VHDL语言方式；最后输入ROM文件存放的路径和文件名，单击Next按钮。(2)选择ROM控制线、地址线和数据线。在弹出的对话框中选择地址线位宽和ROM中数据数分别为6和64；选择地址锁存控制信号inclock。(3)单击Next按钮在对话框的“What should the RAM”栏选择默认的Auto。在栏选择“Do you want toYes,use this file for memory content data”项，并按Browse钮，选择指定路径上的文件data_rom.mif。在“Allow In-System Memory”栏选择打勾，并在“The Instance ID of this ROM”栏输入ROM1，作为ROM的ID名称。最后单击Next按钮，再单击Finish 按钮后完成ROM定制。5.3完成顶层设计顶层的设计主要包括编辑顶层文件、创建工程、全程编译、观察RTL电路图、仿真、了解时序分析结果、引脚锁定、等等。（1） 信号发生器的顶层设计文件如下所示：module sin(RST,CLK,EN,Q,AR,WR_n);output 7:0 Q;output 5:0 AR;output WR_n;input EN,CLK,RST;wire 5:0 TMP;reg 5:0 Q1;wire WR_n;wire RST; / 例化分频器，得到1 Hz时钟divider_by_50M u0 ( .o_clk(clk_1_Hz), .rst_n(RST), .i_clk(CLOCK_50);always (posedge CLK or negedge RST)if(!RST)Q1 = 7B000000; else if (EN)Q1 = Q1+1;else Q1 = Q1;assign TMP = Q1; assign AR = TMP; assign WR_n=EN;asin IC1(.address(TMP),.clock(CLK),.q(Q);endmodule/*divider_by_50M.v / Verilog*/module divider_by_50M ( output reg o_clk, input rst_n, input i_clk ); /*parameter N = 50_000_000;parameter M = 24_999_999; / M=(N/2)-1*/parameter N = 10_000;parameter M = 4_999; / M=(N/2)-1reg 25:0 cnt; always (posedge i_clk, negedge rst_n)begin if (!rst_n) cnt = 0; else begin if (cnt = N-1) cnt = 0; else cnt = cnt + 26b1; endendalways (posedge i_clk, negedge rst_n)begin if (!rst_n) o_clk = 0; else begin if (cnt = M) o_clk = 1; else o_clk = 0; endend endmodule2）为此顶层设计创建一项工程，工程名和实体名都是sin。3）全程编译一次后进入时序仿真测试。图4是仿真过程截图，由波形可见，随着每一个时钟上升沿的到来，输出端口将正弦波数据依次输出。 图4 仿真波形输出图第六章 课程设计总结在本次设计的过程中，我们用的是quartus9.0版本，由于刚开始的时候我用的电脑不是很好，而且这个软件还学要破解，我又没有怎么听老师讲的内容，所以都没怎么做，搞到最后时间很匆忙。当我把第一个问题解决完的时候，第二个问题接踵而至。 第二个问题出现在完成存放波形数据ROM的设计过程中，没有正确的选择指定路径文件名romd.mif导致用于例化的波形数据ROM文件data_rom.vhd编译失败，经过同学的指导和我的思考和分析后，我正确的选择指定路径文件名romd.mif，这样编译正确通过。第三个问题是，在仿真的过程中，我对仿真的具体流程不太熟悉，因为平时做实验都用的是max+plus2软件在进行编译仿真，最后，在老师和同学的热情帮助下，顺利完成仿真。并熟练地掌握了quartus的使用方法。在这次设计中，我也深深地体会到“细节决定成败”这句话的真正