MPC8309RM 第1章 概述.doc

第一章 概述本章概述MPC834099E PowerQUICC II Pro处理器的特性，其中包括一个展示主要功能部件的结构图。MPC830949E是一款高性价比的、高度集成的主处理器，通用的集成式主处理器它继承了PowerQUICC家族特性，但具有更高的CPU性能，增加功能，和更快的接口以及同时满足将产品推向市场的时间，价格，功耗和封装尺寸相关的要求。 ，它实现了PowerPC系统结构。该系统结构是网络基础设施、通讯、无线局域网和其他的嵌入式系统应用所必需的。该处理器非常适合于对成本、体积、功耗以及性能要求比较苛刻的应用系统。MPC8349E还可以用于应用系统中的控制处理，例如，网络路由器和交换机、海量存储子系统、网络设备、以及打印和成像系统等。注意，本参考手册适用于MPC8349/47/43设备。MPC834x系列设备的功能区别参见表1-1。1.1 MPC8309 PowerQUICC II Pro Processor MPC834x系列产品的区别图 1-1 给出了 MPC8308的主要功能 单元 。 MPC8308中的Power e300 核带有16K 字节的指令cache 和16K 字节的数据cache ，实现了 PowerPC 的用户指令集 系统 结构，并提供了硬件和软件调试支持 。另外 ，MPC8308 提供了一个PCI专用控制器，两个 三速 10 、 100 、 1000Mbps 的 Ethernet 控制器(eTSECs), 、 一个 DDR/DDR2 SDRAM存贮器 控制器 、 一个SERDES块，一个增强的安全数据主机控制器(eSDHC)，一个增强的本地总线控制器(eLBC) 、 一个集成的可编程中断控制（IPIC)，一个 通用 DMA 控制器，两个 I2控制器 、双UART（DUART），GPIOs，USB,通用定时器和一个SPI控制器。 MPC8308中的高度集成 简化了板卡的设计，并提供了非常大的带宽和极佳的性能。在表1-1中，用粗体标出的部分是MPC8349E、MPC8347E和MPC8343E之间的主要功能差别。表1-1. MPC8349E、MPC8347E和MPC8343E的功能说明MPC8349EMPC8347EMPC8343E内存控制器64/32位DDR/DDR264/32位DDR/DDR232位 DDR/DDR2PCI接口两个32位或一个64位 一个32位一个32位8个pci_clk信号5个pci_clk信号5个pci_clk信号Ethernet/PHY I/FMII,，GMII，RGMII， TBI，RTBIMII，GMII，RGMII，TBI，RTBIMII，RGMII，RTBIUSB2.0主机和设备2.0主机和设备2.0主机或2.0设备支持两个端口支持两个端口支持一个端口MPH和DR模块MPH和DR模块仅DR模块安全性（DES/3DES, AES, SH1）MPC8349E：有MPC8349：无MPC8347E：有MPC8347：无MPC8343E：有MPC8343：无GPIO信号644638SVRMPC8349E：8050_0020MPC8349：8051_0020MPC8347E：8052_0020 MPC8347：8053_0020MPC8347E：8054_0020 MPC8347：8055_0020MPC8343E：8056_0020 MPC8343：8057_0020封装TBGATBGAPBGAPBGA1.2 MPC8349E PowerQUICC II Pro处理器概述图1-1给出了MPC8349E的主要功能单元。MPC8349E中的PowerPC e300c1核带有32 K字节的指令cache和32K字节的数据cache，实现了PowerPC的用户指令集系统结构，并提供了硬件和软件调试支持。另外，MPC8349E提供了两个三速10、100、1000Mbps的Ethernet控制器、一个DDR/DDR2 SDRAM存贮器控制器、一个灵活的本地总线控制器、两个32位/一个64位的PCI控制器、一个专用的安全引擎、一个可编程中断控制器、两个I2C控制器、一个四通道DMA控制器、一个通用I/O端口和一个USB2.0主机和设备控制器。MPC8349E中的高度集成简化了板卡的设计，并提供了非常大的带宽和极佳的性能。图1-1. MPC8349E结构图MPC8349E的主要特性如下：l e300c1 PowerPC处理器核n MPC603e核的增强版n 高性能、带有四级流水和较小中断等待时间的超标量处理器核n 浮点、整型、取/存、系统寄存器和分支处理单元n 带有加锁功能的32K字节的指令cache和32K字节的数据cachen 动态电源管理n 增强的硬件程序调试功能n 与实现了PowerPC系统结构的Freescale处理器家族软件兼容n 由系统总线时钟提供定时的独立PLLu UPC接口ATM/POSu 串行接口串行ATMu HDLC/透明（码率可达70Mbps）u HDLC BUS（码率可达10Mbps）l 并行 I/On 通用I/On 开漏级功能n 中断功能l 优化的安全引擎，可以处理所有与IPSec、SSL/TLS、SRTP、802.11i、iSCSI和IKE处理相关的算法。安全引擎包含四个加密通道、一个控制器和一套加密执行单元（EU）。这些执行单元如下：n 公钥执行单元 （PKEU） 支持下列功能：u RSA和Diffie-Hellman算法u 高达2048位的可编程字段长度u 椭圆曲线加密算法u F2m和F（p）模式u 高达511位的可编程字段长度n 数据加密标准执行单元（DEU）u DES和3DES算法u 3DES可用双密钥（K1，K2，K1）或三密钥（K1，K2，K3）u DES和3DES可用ECB或CBC模式n 高级加密标准单元（AESU）u 实现Rijndael对称密钥加密u 128、192和256位的密钥长度u ECB、CBC、CCM和计数器（CTR）模式n 用于RAID应用的XOR奇偶校验生成加速器n ARC四执行单元（AFEU）u 实现了与RC4算法兼容的流加密u 40至128位的可编程密钥n 报文摘要执行单元（MDEU）u 带有160、224、或256位报文摘要的SHAu 带有128位报文摘要的MD5u 使用任一算法的HMACn 随机数产生器（RNG）n 四个加密通道，每一个都支持多命令描述符链u 通过一个集成控制器静态和/或动态地分配加密执行单元u 每一个执行单元的缓冲区长度为256个字节，对大数据尺寸进行流控制l DDR1/DDR2 SDRAM 存贮器控制器n 可编程定时，支持DDR1和DDR2 SDRAMn 32或64位数据接口，高达333MHz数据率n 最多四个物理存贮体（片选），每个存贮体多达1G字节的独立编址n 从64 M位到1G位的DRAM芯片的配置，具有x8/x16数据端口n 完全的ECC支持n 支持多达16个同时打开页面（DDR2多达32个页面）n 连续或不连续的存储器映射n 读修改写支持n 睡眠模式支持SDRAM的自刷新n 支持自动刷新n 使用CKE的动态（On-the-fly）电源管理n 寄存式DIMM支持n 用于DDR1的2.5-V SSTL2兼容I/O， 用于DDR2的1.8-V SSTL2兼容I/Ol 两个三速（10/100/1000）Ethernet控制器（TSEC）n 两个符合IEEE 802.3、802.3u、820.3x、802.3z和802.3 AC的控制器n 支持不同的Ethernet物理接口：u 1000Mbps IEEE 802.3 GMII/RGMII，802.3z TBI/RTBI，全双工u 10/100Mbps IEEE 802.3 MII，全双工和半双工n 缓冲区描述符与MPC8260和MPC860T 10/100编程模式向后兼容n 9.6K字节超长帧支持n RMON统计支持n 每个TSEC模块都拥有内部的2K字节的发送FIFO和2K字节的接收FIFOn 用于控制和状态的MII管理接口n 可编程CRC生成和校验l 两个PCI接口n PCI规范Rev 2.3兼容n 高达66MHz数据总线宽度的PCI接口（两种选择）：u 两个32位的PCI接口u 一个64位的PCI接口n PCI 3.3V兼容n Not 5V兼容n 两种接口都具有PCI主桥（host bridge）能力n PCI1接口支持PCI代理模式n 支持PCI存储器和存储器PCI流传输n PCI读访问存储器预取，并支持延迟读事务n 支持处理器PCI和PCI存储器的postingn 片上仲裁，PCI1上支持五个主设备， PCI2上支持三个主设备n 支持对所有PCI地址空间的访问n 支持奇偶校验n 可选的硬件强制一致性n 用于主机和外设之间地址映射的地址变换单元n 作为目标设备时支持双地址周期n 通过PCI可访问内部配置寄存器 l 通用串行总线（USB）双角色控制器n 支持USB活动（OTG on-the-go）模式，包括设备和主机功能n 符合USB规范Rev 2.0n 支持作为独立USB设备工作u 支持一个上游端口u 支持六个可编程USB端点n 支持作为独立USB主控器工作u 支持带有一个下游端口的USB根集线器u 增强的主机控制器接口（EHCI）兼容 n 支持高速（480Mbps）、全速（12Mbps）和低速（1.5Mbps）操作n 支持带UTMI、串行和UTMI+少引脚接口（ULPI）的外部PHYl USB 多端口主控器n 支持作为独立USB主控器工作u 支持带有一个或者两个下游端口的USB根集线器u 增强的主机控制器接口（EHCI）兼容n 符合USB规范Rev 2.0n 支持高速（480Mbps）、全速（12Mbps）和低速（1.5Mbps）操作n 支持到没有外部集线器的高速设备的直接连接n 支持带串行和少引脚数（ULPI）接口的外部PHYl 本地总线控制器（LBC）n 多路复用的32位地址和数据，运行速度高达133MHzn 八块片选支持八个外部从设备n 多达八拍的突发传输n 可由片上存储控制器控制的32位、16位和8位端口尺寸n 每个片选都有三个协议引擎：u 通用的芯片选择机（GPCM）u 三个用户可编程机（UPMs）u 专用的单数据率SDRAM控制器n 支持奇偶校验n 缺省的引导ROM片选带有可配置的总线带宽（8、16或32位）l 可编程中断控制器（PIC）n 具备与MPC8260中断控制器在功能和编程上的兼容能力n 支持8个外部和34个内部独立的中断源n 支持一个外部 （可选的）和七个内部机器检查中断源n 可编程的最高优先级请求n 带有可编程优先级的四组中断n 指向主机处理器的外部和内部中断 n 当处于核禁止中断模式时，将中断重定向到外部的/INTA信号n 每个中断源都有唯一向量号l 两个I2C接口n 二线接口n 多主设备支持n 主或从I2C模式支持n 片上数字过滤消除了总线上的尖峰信号n 利用引导定序器嵌入式硬件有选择地载入I2C EPROM中的系统初始化数据l DMA控制器n 四个独立的虚拟通道n 带有可编程带宽控制的多通道并发执行n 支持所有通道的握手（外部控制）信号：/DMA_DREQ0:3、/DMA_DACK0:3，/DMA_DDONE0:3n 本地核和远程PCI主设备可以访问所有通道n 非对齐传输能力n 数据链接和直接模式n 完成段或链时产生中断l DUARTn 两个四线接口（RxD，TxD，/RTS，/CTS）n 与原有的16450 UART和PC16550D编程模式兼容l 串行外围接口（SPI）n 主或从支持l 通用并行I/O（GPIO）n 64个并行I/O引脚可被各种芯片接口复用l 系统定时器n 周期中断定时器n 实时时钟n 软件看门狗定时器n 八个通用定时器l 符合IEEE 1149.1的JTAG边界扫描l 集成的 PCI 总线和SDRAM 时钟产生1.3 MPC8349E系统结构概述下面几节介绍MPC8349E的主要功能单元。1.3.1 PowerPC核MPC8349E PowerQUICC II Pro包含e300c1 PowerPC处理器核，该核是MPC603e核（用在以前的 PowerQUICC II处理器中）的增强版本。增强包括两倍的带奇偶校验的L1 cache （32K字节的数据cache 和32K字节的指令cache），以及其他提高性能的特性。e300c1核与已有的基于MPC603e核的产品的软件向上兼容。关于处理器核的详细信息参考下列资料：l e300 PowerPC 核参考手册 （描述了编程模型、cache模型、内存管理模型、异常模型和指令时序） （序号 # E300CORERM）l PowerPC系统结构32位实现的编程环境手册 （序号 #: MPCFPE32B）e300c1 核是实现了PowerPC 系统结构的微处理器家族的低功耗实现。该核实现了PowerPC系统结构的32位部分，提供了32位有效地址、 8、16和32位的整型数据类型、以及32和64位的浮点数据类型。e300c1核是一个超标量处理器，它每个周期可以发出三条指令（两条指令加一个跳转），并可完成五条执行中的指令。为提高性能，可以乱序执行指令，但核使指令的执行象顺序执行一样完成。e300c1核集成了五个执行单元一个带有完整的乘法和除法操作的整型单元（IU）、一个浮点类型单元（FPU）、一个带有静态分支预测的分支处理单元（BPU）、一个用于数据传输的取/存单元（LSU）和一个系统寄存器单元（SRU）。并行执行五条指令的能力以及使用具有快速执行时间简单指令产生了极高的性能和吞吐率。大多数整型指令都可以在一个时钟周期内执行。在e300c1核上，对FPU采用了流水技术，因此每个时钟周期都可以发出并完成一条单精度乘加指令。e300c1核提供了独立的片上32K字节、八路组相联、物理寻址的指令和数据cache，并提供了路锁定能力。处理器的特性还包括具有独立的片上指令和数据存储器管理单元（MMU）。MMU 包含具有64个表项的、两路组相联的数据和指令地址变换查找缓存（DTLB 和 ITLB），它提供了按需分页的虚拟存贮器地址变换的支持。TLB和cache使用近期最少使用（LRU）替换算法。处理器通过使用两个独立的指令和数据块地址变换（IBAT 和 DBAT）阵列提供了对块地址变换的支持。每个阵列具有八个表项。在块变换期间，将有效地址同时与BAT阵列中的所有八个表项进行比较。与PowerPC 系统结构一致，如果有效地址命中TLB和BAT阵列，则BAT阵列变换优先。作为e300c1核新增加的功能，MPC8349E可以锁定指令和数据cache（或整个 cache）中从一路到所有路的内容。例如，它允许嵌入式应用将中断例程或其他重要的（时间敏感的）指令序列锁定在指令cache中。它允许将数据锁定在数据cache中，如果这些数据对必须得到执行的代码来说可能很重要。e300c1核具有到设备的其余部分的高性能的64位数据总线和32位地址总线接口。对于存储器访问和内存映射的I/O操作，e300c1核支持单拍和突发数据传输 。图1-2提供了MPC8349E e300c1核的结构图，显示了执行单元（IU、FPU、BPU、LSU和SRU）是如何独立并行工作的。注意，图1-2只是一个概念图，并没有试图给出这些特征是如何在芯片上物理实现的。图1-2. MPC8349E集成的e300c1核结构图1.3.2 安全引擎（Security Engine）在MPC8349E中同时集成了一个硬件加密部件。该部件支持多种加密算法，可实现高性能数据加密和认证，而这些都是当今SoHo/RoBo路由器所需要的。加密部件与MPC8280中对应的部件兼容。安全引擎从硬件上支持DES、3DES、MD-5、SHA-1、AES、PKEU、RNG和RC-4加密算法，它还包括对RAID应用的XOR奇偶校验生成加速。安全引擎的内部系统结构的结构图如图1-3所示。总线接口模块用于在内部总线和安全引擎中的任意寄存器之间传输64位的字。 操作首先将一个指向数据分组描述符的指针写入一个加密通道取寄存器。通道请求描述符，并执行解码操作。然后通道请求控制器分配加密执行单元，取得密钥，IV和要执行给定操作的数据。为了满足请求，控制器为通道分配执行单元，并向主接口提出请求。在对数据进行处理时，将其写入独立的执行单元的输出缓冲器，然后通过总线接口模块返回到系统存储器。图1-3. 集成的安全引擎功能结构图1.3.3 DDR存储器控制器这款完全可编程的DDR SDRAM控制器支持大多数现有的、JEDEC标准的、x8或x16的DDR1或DDR2存储器，包括缓冲式（buffered）和非缓冲式（unbuffered）DIMM。但不支持在同一个系统中混合使用寄存式（registered）和非寄存式（nonregistered）DIMM。内置的错误校验和纠正（ECC）确保了在可靠的高频率操作时具有极低的差错率。动态电源管理和自动预充电模式简化了存储器系统的设计。大量的特殊特性，例如爬行模式和ECC错误注入，支持快速系统调试。DDR存储器控制器包括一下特性：l 支持DDR1和DDR2 SDRAMl 32/40位和64/72位SDRAM数据总线l 满足所有SDRAM定时参数的可编程设置l 支持多种不同的SDRAM配置n 支持多达4个物理存贮体（片选），每一个存贮体可独立编址n 支持带有x8或x16数据端口的64M位至1G位的设备（不直接支持x4数据端口）n 支持非缓冲式和寄存式DIMMl 对于子双字（sub-double）写入，支持数据屏蔽信号和读-修改-写操作l 支持双位错误检测和单位错误纠正ECC（当在32位模式时，8位校验字覆盖64或32位的数据）l 两个表项的输入请求队列l 开放的页面管理（每个子存贮体都有一个表项）l 存贮器控制器的时钟频率是SDRAM时钟频率的两倍，支持睡眠电源管理模式l 支持ECC上的错误注入1.3.4 两个三速Ethernet控制器三速Ethernet控制器（TSEC）支持10/100 Ethernet至1000 Mbps或1Gbps IEEE 802.3协议。Ethernet IEEE 802.3协议是一个被广泛地用的LAN，基于载波侦听多路访问/冲突检测（CSMA/CD）方法。因为Ethernet和IEEE 802.3协议非常相似，可以同时存在于同一个LAN之上，所以10/100 Ethernet提高了Ethernet的速度，从10提高到100 Mbps，为主干和服务器的连接提供了一个简单的、高性价比的选择。MPC8349E中的TSEC提供了千兆位Ethernet，它建立在Ethernet协议之上，但将速度提高了10倍，从 10/100 Ethernet到1Gbps。MPC8349E中的TSEC包含下面独有的特性：l Ethernet媒体访问控制器（MAC）l 先进先出（FIFO）控制器l 直接存储器访问（DMA）控制器l 10位接口（TBI）l 基于寄存器的统计模块，支持管理信息库（MIB）远程监控（RMON）接收和发送数据缓冲区中的数据的最高有效字节分别与帧中的最高有效字节相对应。完整的TSEC是为单MAC应用设计的。TSEC支持多种标准的MAC-PHY接口，以连接到外部Ethernet收发器：l MII接口的运行速度为10/100 Mbpsl GMII接口的运行速度为1000 Mbpsl 对于光纤通道应用，TBI接口可以连接到的SerDes设备l 引脚数减少版本的GMII接口（RGMII）和10位接口（RTBI）TSEC软件编程模型与MPC8260（PowerQUICC II）设备类似。因此Freescale客户可以使用已经实现了的Ethernet驱动程序，从而缩短软件开发周期。1.3.5 PCI控制器MPC8349E的32/64位PCI控制器符合PCI Local Bus Specification Rev. 2.3.（局部总线规范 2.3版本）。PCI1和PCI2接口都可以用作主桥接口。可以选择把PCI1接口用作一个代理设备。两个PCI控制器都支持32位寻址和32位数据总线。PCI1控制器还支持64位数据总线。作为主设备时，MPC8349E支持对PCI存储空间、PCI I/O空间和PCI配置空间的读和写操作。此外，MPC8349E还可以产生PCI特殊周期和中断响应命令。作为目标设备时，MPC8349E支持对系统存储器、PCI配置空间和片上存储器映射的配置空间的读和写操作。MPC8349E PCI控制器包括以下独有的特性：l 配置事务上的地址步进l 快速连续事物l 数据流l 在主机模式下，PCI控制器支持外部信号分离，因此可以关闭到外部设备的电源1.3.5.1 PCI总线仲裁单元每个MPC8349E PCI控制器都包含一个PCI总线仲裁单元，免除了对外部单元的需要，因此降低了系统的复杂性和成本。它拥有以下特性：l PCI1支持五个/REQ/GNT信号对，因此支持五个外部主设备。MPC8349E PCI1控制器是仲裁池中的第六个成员。l PCI2 支持三个/REQ/GNT信号对，因此支持三个外部主设备。MPC8349E PCI2控制器是仲裁池中的第四个成员。l 总线仲裁单元允许公平裁决，以及优先级机制。l 使用了一个两级循环方案，可以利用高或者低优先级仲裁池设定每个设备。低优先级池中的成员可以被提升到高优先级池中。一旦准许使用总线，则将该设备重新放入低优先级池中。l 可以禁止该单元，以允许使用远程仲裁单元。l 可以把仲裁单元独立出来，以允许关闭外部设备的电源。1.3.6 通用串行总线（USB）2.0MPC8349E USB 2.0控制器提供了作为主机和设备同时操作。USB主机和设备控制器提供了点对点的连接，与USB规范 Rev 2.0一致。它还允许主机和设备功能共存和同时工作。可以将USB控制器配置为作为独立的主机、独立的设备或同时工作的主机和设备进行工作。更多信息参见图1-4。可以把主机和设备都配置为支持下面四种类型的USB传输：l 批量l 控制l 中断l 同步图1-4. USB控制器端口配置1.3.6.1 USB双角色（Dual-Role）控制器l 支持USB活动（OTG on-the-go）模式，包括设备和主机功能l 符合USB规范 Rev 2.0l 支持作为独立的USB设备工作n 支持一个上游端口n 支持六个可编程USB端点l 支持作为独立的USB主控器工作n 支持带有一个下游端口的USB根集线器n 增强主控器接口（EHCI）兼容l 支持高速（480Mbps）、全速（12Mbps）和低速（1.5Mbps）操作l 支持带有UTMI、串行和UTMI+少引脚接口（ULPI）的外部PHY1.3.6.2 USB多端口主控器l 支持作为独立的USB主控器工作n 支持带有一个或两个下游端口的USB根集线器n 增强主控器接口（EHCI）兼容l 符合USB规范 Rev 2.0 l 支持高速（480Mbps）、全速（12Mbps）和低速（1.5Mbps）操作l 支持到没有外部集线器的高速设备的直接连接l 支持带有串行和UTMI+少引脚接口（ULPI）的外部PHY1.3.7 本地总线控制器（LBC）本地总线控制器（LBC）的主要部件是它的存储器控制器，该存储器控制器提供了到多种类型的存储器设备和外围设备的无缝接口。存储器控制器负责控制八个存储器存贮体，这些存贮体被一个高性能SDRAM机、一个通用片选机（GPCM）和最多三个用户可编程机（UPM）共享。同样，LBC支持到同步DRAM（SDRAM）、SRAM、EPROM、Flash EPROM、突发式RAM和其他外围设备的一个最小的粘和逻辑接口。LBC的外部地址锁存允许（LALE）信号允许地址和数据信号的复用，以减少设备的针脚数。本地总线控制器还包含很多数据校验和保护特性，例如数据奇偶校验发生和校验、写保护和一个总线监控器，以确保每一个总线周期都可以在一个用户指定的周期内终止。本地总线控制器（LBC）的主要特性如下：l 存储器控制器带有八个存储器存贮体（片选）n 带屏蔽的32位地址译码n 可变存储器块尺寸（从32 K字节到2G字节）n 基于每个存贮体的控制信号发生选择 n 基于每个存贮体的数据缓冲区控制激活n 奇/偶校验包括对一个访问的读-修改-写（RMW）的奇偶校验n 写保护能力n 奇偶校验字节选择l 同步DRAM（SDRAM）机n 为到符合JEDEC的SDRAM设备的直接连接提供了控制功能和控制信号n 支持最多四个并发的打开页面n 支持32位、16位和8位端口尺寸的SDRAMn 支持外部地址和/或命令行缓冲l 通用片选机（GPCM）n 兼容SRAM、EPROM、FEPROM和外围设备n 系统复位时可以使用全局（引导）片选n 引导片选支持8位、16位、32位的设备n 对外部设备的访问最小三个时钟n 四个字节写允许信号（/LWE0:3）l 三个用户可编程机（UPM）n 基于数组的可编程机控制外部信号的时序，控制粒度最多可为外部总线时钟周期的四分之一n 当内部主设备请求一个单拍或突发读或写访问时，运行用户指定的控制信号模式n 可以通过软件启动用户指定的控制信号模式n 支持8位、16位、32位的设备n 页面模式支持一个突发中的连续传输 n 带软件可配置旁路的延迟锁定环（DLL）可以产生低频率的总线时钟1.3.8 可编程中断控制器（PIC）可编程中断控制器（PIC）实现了一些必要的功能，为通用中断控制提供了一个灵活的解决方案。PIC包括一下特性：l 与MPC8260在功能和编程模型上兼容l 支持8个外部和35个内部独立中断源l 支持一个外部（可选的）和七个内部机器检查中断源l 可编程的最高优先级请求l 将四个片上中断信号和四个外部中断信号分为两个可编程优先级混合组，每个组使用两种优先级方案：分组的和扩散的l 将八个片上中断信号分为两个可编程优先级内部组，每个组使用两种优先级方案：分组的和扩散的l 可以对优先级中断进行编程，以支持紧急（/cint）或系统管理（/smi）中断类型l 导向主处理器的外部和内部中断l 每个中断源都有唯一向量号l 当处于核禁止中断模式时，将中断重定向到外部/INTA信号1.3.9 两个I2C接口IC间（IIC或I2C）总线是一个二线的串行数据（SDA）和串行时钟（SCL）双向串行总线，它提供了一个简单有效的方法，用于实现系统和其他设备之间的数据交换，例如微控制器、EPROMs、实时时钟设备、A/D转换器和LCD。二线总线将设备之间的互连减少到最少。同步的、多主设备的I2C总线允许将附加设备连接到总线，以进行扩展和系统开发。I2C控制器是一个真正的多主设备总线，它包括冲突检测和仲裁，如果两个或者多个主设备试图同时控制总线时，可以防止数据毁坏。 该功能允许带多个处理器控制的复杂应用。I2C控制器由一个发送/接收单元、一个时钟单元和一个控制单元组成。I2C单元支持通用的广播模式，片上过滤消除了总线上的尖峰信号。I2C接口包含以下特性：l 二线接口l 多主设备运行l 带有从主设备切换到从设备的自动模式的仲裁丢失中断l 调用地址标识中断l 总线忙检测l 软件可编程时钟频率l 软件可选的响应位l 用于总线尖峰信号的片上过滤l 支持地址广播l 利用引导定序器嵌入式硬件有选择地载入I2C EPROM中的系统初始化数据1.3.10 DMA控制器MPC8349E DMA引擎可以从任何的合法地址范围到任何其他的合法地址范围传输数据块。因此，它可以实现任意I/O和存储器端口之间、甚至两个设备之间、或者同一个端口上的单元之间的DMA 传输。DMA 控制器提供了下面一些特性：l 四个高速/高带宽的通道，可以由本地和远程的主设备访问l 支持所有通道的握手（外部控制）信号:：/DREQ0:3、/DACK0:3、/ DDONE0:3l 基本的DMA操作模式（直接，简单链接）l 支持非对齐传输l 通道之间的可编程带宽控制 l 完成段或链时产生中断1.3.11 两个通用异步接收器/发送器（DUART）MPC8349E 包括一个用于维护、开发和调试系统的DUART。MPC8349E为每个端口