第4章 应用VHDL设计数字系统-电子琴和音乐播放器的设计.ppt

EDA技术及其应用 第4章应用VHDL设计数字系统 项目1 电子琴的设计 设计目标 设计一个电子琴 具有8个按键 当按下某一个按键的时候 能够演奏8个音符之一 1 2 3 4 5 6 7 H1视频演示知识点 熟练掌握计数器的设计方法 熟练掌握可变分频器的设计方法 熟练掌握IF语句的使用 熟练掌握CASE语句的使用 项目1 电子琴的设计 项目分析 设计问题1 如何发出不同音调的声音 设计关键1 可变分频器 数控分配器 项目1 电子琴的设计 项目分析 设计问题2 按下不同按键时 如何得到不同的分频数 设计关键2 向可变分频器 数控分配器 提供分频数字 需要一个 按键 到 分频数 的转换模块 项目1 电子琴的设计 项目分析 设计关键1 可变分频器 数控分配器 项目1 电子琴的设计 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYCNT10ISPORT CLK RST EN INSTD LOGIC CNT OUTSTD LOGIC VECTOR 3DOWNTO0 COUT OUTSTD LOGIC ENDCNT10 知识回顾 10进制计数器设计 项目1 电子琴的设计 ARCHITECTUREbehavOFCNT10ISBEGINPROCESS CLK RST EN VARIABLECNTI STD LOGIC VECTOR 3DOWNTO0 BEGINIFRST 1 THENCNTI OTHERS 0 计数器异步复位ELSIFCLK EVENTANDCLK 1 THEN 检测时钟上升沿IFEN 1 THEN 检测是否允许计数 同步使能 IFCNTI 0 大于等于9 计数值清零ENDIF ENDIF ENDIF IFCNTI 9THENCOUT 1 计数等于9 输出进位信号ELSECOUT 0 ENDIF CNT CNTI 将计数值向端口输出ENDPROCESS ENDbehav 知识回顾 10进制计数器设计 仿真结果 10进制计数器设计 结论 计数器就可以完成分频器的任务 项目1 电子琴的设计 项目1 电子琴的设计 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYCNT NISPORT CLK RST EN INSTD LOGIC N INSTD LOGIC VECTOR 11DOWNTO0 CNT OUTSTD LOGIC VECTOR 11DOWNTO0 COUT OUTSTD LOGIC ENDCNT N 设计关键 N进制计数器设计 可变分频器 项目1 电子琴的设计 ARCHITECTUREbehavOFCNT NISBEGINPROCESS CLK RST EN VARIABLECNTI STD LOGIC VECTOR 11DOWNTO0 BEGINIFRST 1 THENCNTI OTHERS 0 计数器异步复位ELSIFCLK EVENTANDCLK 1 THEN 检测时钟上升沿IFEN 1 THEN 检测是否允许计数 同步使能 IFCNTI 0 大于等于N 1 计数值清零ENDIF ENDIF ENDIF IFCNTI N 1THENCOUT 1 计数等于N 1 输出进位信号ELSECOUT 0 ENDIF CNT CNTI 将计数值向端口输出ENDPROCESS ENDbehav 设计关键 N进制计数器设计 可变分频器 设计关键 N进制计数器设计 可变分频器 结论 COUT实现了N分频 但是占空比是1 N 能量不足 无法驱动蜂鸣器工作 N分频 占空1 N 项目1 电子琴的设计 项目1 电子琴的设计 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYCNT NISPORT CLK RST EN INSTD LOGIC N INSTD LOGIC VECTOR 11DOWNTO0 CNT OUTSTD LOGIC VECTOR 11DOWNTO0 COUT OUTSTD LOGIC ENDCNT N 设计关键 改进的N进制计数器 可变分频器COUT占空比50 项目1 电子琴的设计 ARCHITECTUREbehavOFCNT NISBEGINPROCESS CLK RST EN VARIABLECNTI STD LOGIC VECTOR 11DOWNTO0 BEGINIFRST 1 THENCNTI OTHERS 0 计数器异步复位ELSIFCLK EVENTANDCLK 1 THEN 检测时钟上升沿IFEN 1 THEN 检测是否允许计数 同步使能 IFCNTI 0 大于等于N 2 计数值清零ENDIF ENDIF ENDIF IFCNTI CONV INTEGER N 2THENCOUT 0 ELSECOUT 1 ENDIF CNT CNTI COUT COUTI 将计数值向端口输出ENDPROCESS ENDbehav 设计关键 改进的N进制计数器 可变分频器COUT占空比50 占空比非50 占空比接近50 结论 COUT实现了N分频 当N比较大时 占空比是接近50 能量足以驱动蜂鸣器工作 设计关键 改进的N进制计数器 可变分频器COUT占空比50 项目1 电子琴的设计 项目1 电子琴的设计 项目分析 设计关键2 向可变分频器 数控分配器 提供分频数字 需要一个 按键 到 分频数 的转换模块 项目1 电子琴的设计 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYconverterISPORT key INSTD LOGIC VECTOR 7DOWNTO0 en OUTSTD LOGIC div num OUTintegerrange0to4095 CODE OUTSTD LOGIC VECTOR 3DOWNTO0 HIGH OUTSTD LOGIC ENDentityconverter 设计关键2 按键 到 分频数 的转换模块 项目1 电子琴的设计 ARCHITECTUREoneOFconverterISBEGINPROCESS converter BEGINCASEkeyIS 译码电路 查表方式 控制音调的预置数WHEN 00000000 div numdiv numdiv numdiv numdiv numdiv numdiv numdiv numdiv numdiv num 0 en 0 CODE 0000 HIGH 0 同时按多个键 0Hz 不响ENDCASE ENDPROCESS ENDone 设计关键2 按键 到 分频数 的转换模块 项目1 电子琴的设计 设计关键2 按键 到 分频数 的转换模块 设计关键3 在顶层原理图中组装各个功能模块 项目1 电子琴的设计 思考 原理图作为顶层设计文件有什么优点和缺点 如何使用 元件例化 语句完成模块调用和信号线连接 顶层程序设计怎样设计 VHDL程序作为顶层设计有什么优缺点 4 31位全加器的VHDL描述 4 3 1半加器描述 LIBRARYIEEE 1位二进制全加器顶层设计描述USEIEEE STD LOGIC 1164 ALL ENTITYf adderISPORT ain bin cin INSTD LOGIC cout sum OUTSTD LOGIC ENDENTITYf adder ARCHITECTUREfd1OFf adderISCOMPONENTh adder 调用半加器声明语句PORT a b INSTD LOGIC co so OUTSTD LOGIC ENDCOMPONENT COMPONENTor2aPORT a b INSTD LOGIC c OUTSTD LOGIC ENDCOMPONENT SIGNALd e f STD LOGIC 定义3个信号作为内部的连接线 BEGINu1 h adderPORTMAP a ain b bin co d so e 元件例化语句u2 h adderPORTMAP a e b cin co f so sum u3 or2aPORTMAP a d b f c cout ENDARCHITECTUREfd1 项目1 电子琴的设计总结 知识点回顾 IF语句的使用 CASE语句的使用 计数器的设计 可变分频器的设计 项目1 电子琴的设计总结 知识点回顾 IF语句的使用 IF语句既可以描述组合电路 也可以描述时序电路 完整条件IF语句用来描述组合电路 IFs 0 THENy a ELSEy b ENDIF IFCLK EVENTANDCLK 1 THENCNT CNT 1 ENDIF 不完整条件IF语句用来描述时序电路 项目1 电子琴的设计总结 知识点回顾 CASE语句的使用 CASE语句最适合于描述译码器电路 不完整的CASE语句会生成不必要的锁存器 CASEkeyIS 译码电路 查表方式 控制音调的预置数WHEN 00000000 div numdiv numdiv numdiv numdiv numdiv numdiv numdiv numdiv numdiv num 0 en 0 CODE 0000 HIGH 0 同时按多个键 0Hz 不响ENDCASE 项目1 电子琴的设计总结 知识点回顾 计数器的设计 可变分频器的设计 项目2 音乐播放器的设计 设计目标 设计一个音乐播放器 可以播放一首歌曲 拓展设计 设计一个音乐播放器 可以播放多首歌曲 具有 播放 停止 暂停播放 和2个按键 当第一次按下 播放 停止 按键的时候 能够重头开始演奏一首动听的乐曲 第二次按下键 就停止播放 当按下 暂停播放 按键的时候能够在暂停演奏和继续演奏之间切换 项目2 音乐播放器的设计 存储和读音符模块 频率转换模块 数控分频模块 项目2 音乐播放器的设计 4 5乐曲硬件演奏电路设计 ROM中的数据文件music mifWIDTH 4 梁祝 乐曲演奏数据DEPTH 256 ADDRESS RADIX DEC DATA RADIX DEC CONTENTBEGIN 注意实用文件中要展开以下数据 每一组占一行00 3 01 3 02 3 03 3 04 5 05 5 06 5 07 6 08 8 09 8 10 8 11 9 12 6 13 8 14 5 15 5 16 12 17 12 18 12 19 15 20 13 21 12 22 10 23 12 24 9 25 9 26 9 27 9 28 9 29 9 30 9 31 0 32 9 33 9 34 9 35 10 36 7 37 7 38 6 39 6 40 5 41 5 42 5 43 6 44 8 45 8 46 9 47 9 48 3 49 3 50 8 51 8 52 6 53 5 54 6 55 8 56 5 57 5 58 5 59 5 60 5 61 5 62 5 63 5 64 10 65 10 66 10 67 12 68 7 69 7 70 9 71 9 72 6 73 8 74 5 75 5 76 5 77 5 78 5 79 5 80 3 81 5 82 3 83 3 84 5 85 6 86 7 87 9 88 6 89 6 90 6 91 6 92 6 93 6 94 5 95 6 96 8 97 8 98 8 99 9 100 12 101 12 102 12 103 10 104 9 105 9 106 10 107 9 108 8 109 8 110 6 111 5 112 3 113 3 114 3 115 3 116 8 117 8 118 8 119 8 120 6 121 8 122 6 123 5 124 3 125 5 126 6 127 8 128 5 129 5 130 5 131 5 132 5 133 5 134 5 135 5 136 0 137 0 138 0 END 设计关键1 存储和读音符模块 项目2 音乐播放器的设计 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYNoteTabsISPORT clk INSTD LOGIC ToneIndex OUTSTD LOGIC VECTOR 3DOWNTO0 END ARCHITECTUREoneOFNoteTabsISCOMPONENTMUSIC 音符数据ROMPORT address INSTD LOGIC VECTOR 7DOWNTO0 clock INSTD LOGIC q OUTSTD LOGIC VECTOR 3DOWNTO0 ENDCOMPONENT SIGNALCounter STD LOGIC VECTOR 7DOWNTO0 BEGINPROCESS clk Counter BEGINIF clk EVENTANDclk 1 THENIFCounter 138THENCounterCounter clock clk q ToneIndex END 设计关键1 存储和读音符模块 项目2 音乐播放器的设计 设计关键2 频率转换模块 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYToneTabaISPORT Index INSTD LOGIC VECTOR 3DOWNTO0 CODE OUTSTD LOGIC VECTOR 3DOWNTO0 HIGH OUTSTD LOGIC en OUTSTD LOGIC div num OUTintegerrange0to4095 END CASEIndexIS 译码电路 查表方式 控制音调的预置数WHEN 0001 div numdiv numdiv numdiv numdiv numdiv numdiv numdiv numdiv numdiv numdiv numdiv numdiv numdiv numdiv numdiv num 0 en 0 CODE 0000 HIGH 0 不响ENDPROCESS END 项目2 音乐播放器的设计 设计关键3 数控分频模块 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYSpeakeraISPORT CLK 1500kHz INSTD LOGIC EN INSTD LOGIC div num INintegerrange0to4095 Speaker OUTSTD LOGIC END ARCHITECTUREoneOFSpeakeraISBEGINPROCESS CLK 1500kHz EN VARIABLECQI integerrange0to4095 VARIABLESpeaker reg STD LOGIC BEGINIFCLK 1500kHz EVENTANDCLK 1500kHz 1 THEN 检测时钟上升沿IFEN 1 THEN 检测是否允许计数 同步使能 IFCQI 0THENCQI div num 2 1 Speaker reg notSpeaker reg ELSECQI CQI 1 ENDIF ENDIF ENDIF Speaker Speaker reg ENDPROCESS END 项目2 音乐播放器的设计 存储和读音符模块 频率转换模块 数控分频模块 请写出对应的元件例化语句 设计关键4 组合子模块 生成songer模块 项目2 音乐播放器的设计 存储和读音符模块 频率转换模块 数控分频模块 设计关键4 组合子模块 生成songer模块 项目2 音乐播放器的设计 设计关键5 分频模块 产生4Hz和1 5MHz时钟信号 项目2 音乐播放器的设计 LI