数电实验：计数器电路.doc

实验6计数器实验电路1实验目的1.1掌握计数器的工作原理及特性1.2采用触发器及集成计数器构成任意进制计数器2实验仪器与元器件2.1实验仪器数字电路实验箱、数字万用表、示波器2.2 芯片74LS00/74ls0474LS4874LS161 共阴数码管 电位器 电阻等其它元件若干3预习要求3.1预习计数器相关内容。3.2作出预习报告。4实验原理计数器是用来实现计数功能的时序部件,它能够计脉冲数,还可以实现定时、分频、产生节拍脉冲和脉冲序列等。计数器的种类很多，按时钟脉冲输入方式的不同，可以分为同步计数器和异步计数器。按进位体制不同，可以分二进制和非二进制计数器。按计数的增减趋势，可分加法或减法计数器等。目前，无论是TTL还是CMOC集成电路，都有品种齐全的中规模集成计数电路。作为使用者可以借助器件手册提供的功能表和工作波形以及引脚分布图，就能正确地使用这些器件。4.1异步计数器异步计数器是指计数脉冲不是直接加到所有触发器的时钟脉冲端。这样，当一个计数脉冲作用后，计数器中某些触发器的状态发生变化，而其它触发器保持原来状态，即计数器中各触发器状态的更新与输入时钟脉冲异步。在设计模为整数N的异步计数器时，如果，则为二进制计数器，例如设计一个4位二进制计数器，K=4，用4个触发器级联即可。如果N不等于2的整次幂，则是非二进制计数器，这时，可将N写N=其中为奇数,这样由模为和模为的两个计算器级联而成,其中模为的计数器通常用反馈的方法构成.例如设计一个异步十进制计数器,可令=,=5,就是用一个模2计数器和一个模5计数器级联.图7.1所示集成触发器74LS74构成的异步十六进制四位加法计数器.SDRDQ0Q1Q2Q3图7.1四位二进制异步加法计数器联接特点是将各个触发器的与该触发器的D输入端连接,就把每个D触发器接成触发器,再由低位触发器的端和高一位的CP端相连接而成。4.2同步计数器为了提高计数的速度，可采用同步计数器，所谓同步就是计数脉冲同时连接在各位触发器的时钟脉冲输入端，当计数脉冲来到时，应该翻转的触发器在同一时刻翻转。因此，同步计数器的工作速度比异步计数器快。同步计数器的设计可按“状态表+卡诺图+写出各触发器控制输入端的逻辑方程”，进行，然后画出逻辑电路。也可以根据状态表中各触发器输出的变化规律，直接写出各触发器控制输入端的逻辑方程，最后画出逻辑电路图。例如设计一个同步十进制加法计数器，其状态转换表如表7.1所示。采用双JK触发器74LS76，通过分析状态转换表，可得到各触发器控制输入端的逻辑方程如下。表6.1十进制加法计数器状态转换表计数脉冲数 二进制数10 0 0 00 0 0 1020 0 0 10 0 1 0130 0 1 00 0 1 1240 0 1 10 1 0 0350 1 0 00 1 0 1460 1 0 10 1 1 0570 1 1 00 1 1 1680 1 1 11 0 0 0791 0 0 01 0 0 181 0 0 10 0 0 09（1）第一位触发器，每来一个时钟脉冲CP，其状态翻转一次，则。（2）第二位触发器，在时，来一个时钟脉冲CP，其状态翻转一次，而在时不翻转，故，。（3）第三位触发器，在时钟脉冲CP其状态就翻转，故。图7.2同步十进制加法计数器（4）第四位触发器，在时，再来一个钟脉冲CP其状态就翻转，并在第十个CP触发后，应由1翻转为0，故，。由此画出的逻辑电路如图7.2所示。4.3集成计数器实际工作中,人们很少使用中、小规模触发器构成各种计数器，而是直接选用集成电路计数器产品。集成计数器的类型很多，例如有:LS/HC系列和CMOS序列的25进制异步计数器74LS90、74LS390（双25），26进制异步计数器74LS92，可预置同步4位二进制计数器74LS161/C40161，可预置双时钟同步可逆BCD计数器74LS192/C40192等。下面介绍集成计数器74LS161。（1）集成计数器74LS16174LS161是4位二进制同步加计数器。图7.3是它的引脚分布图，其中RD是异步清零端，LD是预置数控制端，A、B、C、D是预置数据输入端，EP和ET是计数使能（控制）端，RCO（）是进位输出端，它的设置为多片集成计数器的级联提供了方便。它的逻辑功能见表6.2表6.274LS161的功能表清零RD预置LD使能EP ET时钟预置数据输入A B C D输出QA QB QC QDL L L L LHL A B C DA B C DHHL 保持HH L 保持HHH H 计数图7.3 集成计数器74161引脚图VccRCOQAQBQCQDETLD74LS74RDCPABCDEPGND1234567816151413121110974LS161根据表7.2可知, 74LS161具有下列功能.异步清零当RD=0时,不管其它输入端的状态如何(包括时钟信号CP),计数器输出将被直接置零,称为异步清零。同步并行预置数当RD=1，LD=0、时钟脉冲CP的上升沿到达时，不管其它控制信号什么状态，A、B、C、D输入端的数据将分别被QAQD所接收。如果没有时钟脉冲上升沿到达，尽管LD=0也不能将预置数据置入QAQD。所以这个置数操作要与CP上升沿同步，且AD的数据同时置入计数器，称为同步并行预置数。保持在RD=LD=1的条件下，当ETEP=0,即两个计数使能端中有0时,不管有无CP脉冲作用,计数器都将保持原有状态不变,停止计数，需要说明的是，当EP=0，ET=1时，进位输出RCO也保持不变。而当ET=0时，不管EP状态如何，进位输出RCO=0。计数当RD=LD=EP=ET=1时，随着CP脉冲，按8421码循环计数。当计数状态达到1111时，其RCO=1产生进位输出。4.4用集成计数器构成任意进制计数器虽然集成计数器的种类很多，也不可能包罗任意进制的计数器，当需要用到某进制的计数器时，可以利用计数器所特定的功能外加适当的电路来构成。下面介绍两种情况的实现方法，其一是反馈清零法，其二是反馈置数法。4.4.1反馈清零法反馈清零法用于有清零输入端的集成计数器。当计数器的清零端加低电平时，不管计数器处于状态，计数器回到全零状态。又可以重新进行计数。如图7.4所示。就是用反馈清零法将74LS161构成九进制加计数器。工作原理自行分析。图7.4用反馈清零法将74161接成九进制计数器4.4.2反馈置数法反馈置数法适用于具有预置数功能的集成计数器。对于具有同步预置数功能的计数器来说，在计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置数控制信号反馈到预置数控制端，当下一个CP脉冲作用后，计数器就会把预置数输入信号状态置入输出端，预置信号消失后，计数器就从被置入的状态开始重新计数。如图7.5所示，采用反馈置数法，工作原理自行分析。图7.5用反馈置数法构成九进制加计数器5实验内容5.1测试中规模集成计数器74LS161的逻辑功能自拟实验步骤以及测试中规模集成计数器74LS161的逻辑功能用的表格。5.2用74LS161构成10进制的加法计数器，并进行数码显示。（1） 画出逻辑