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第4章算术逻辑运算电路 运算器又称算术逻辑单元 ALU 负责对数据的运算和处理 4 1基本算术运算电路 4 1基本算术运算电路 1位全加器多位全加器算法移位比较运算 通常将最低位的加法称为半加 HalfAdder 1位全加器 将自次低位开始的包括了低位进位的加法称为全加 FullAdder 被加数P 加数Q 低位来的进位输入CI 和数 向高位的进位输出CO 三个输入端 两个输出端 真值表 1位全加器符号 在加法器逻辑类中 除了全加器 还有一种半加器 Half adder 电路 所谓半加是指在输入的加数中不考虑前级进位输入CI 加数只有P和Q的情况 多位全加器 多位加法器 串行进位加法器 超前进位加法器 串行进位方式 优点 逻辑清楚 电路简单 缺点 速度低 超前进位或先行进位方式 4位全加器74283的逻辑符号 利用全加器实现各种算术和逻辑运算 将前级进位CIi看作是控制信号 全加器在不同的控制输入下将表现出不同的逻辑操作功能 当CIi 0时 本位和Si执行的是异或操作 如果Ai为0 则本位和执行传输Bi的操作 如果Ai为1 则本位和执行信号Bi的倒相操作 如果Bi输入本身是一个逻辑函数 本位和传输的就是该逻辑函数的原函数或反函数 用移位寄存器实现移位运算 算法移位 一个二进制数的小数点向左或向右移动1位分别意味着将该数 2和 2 1位比较器真值表 逻辑表达式 比较运算 1位比较器电路 4位二进制数据比较器 集成数据比较器的级联 4 2ALU的组织 ALU ArithmeticLogicUnit 加法运算与ALU的组织 3 将和数存入存储器 取被加数M 2 取加数N与M相加 CLA 过程 指令 ADD STO 来自存储器MEM 寄存器B 全加器ADD 累加器A 到存储器MEM 加法ALU的基本结构 加法中的溢出问题 当运算过程中 出现超出机器所能表示范围的现象 称为 溢出 溢出判断电路真值表 逻辑表达式 An Bn n Ovr 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 0 减法运算与求补电路 计算机中减法运算 减去某数等于加上某数的相反数 若计算机采用补码系统 正数的补码是正数本身 负数的补码符号为1 尾数取反加1 符号位S 尾数 原码输入 二进制数求补电路 1 Q P CI Q 符号位S 尾数 补码输出 4 乘法的实现与ALU结构 1 用连加法实现乘法运算的基本结构 2 移位相加法 来自存储器 寄存器Y 全加器 累加器A 到存储器 递减计数器C 来自存储器 连加算法的乘法ALU结构 连加算法的乘法流程图 1 用连加法实现乘法运算的基本结构 被乘数 乘数 1011 0101时序图例 1101 1101 100111 100111 10001111 Y B0 2 移位相加法 移位相加算法乘法ALU结构 Y B0 1101 10001111 1011 1101 1110 1111 3 乘法器 4 乘法表 A1A0 B1B0 D3D2D1D0 4 3逻辑运算和中规模集成ALU模块 逻辑运算的基本方式逻辑运算的基本方式是位对位进行的 相邻两位之间没有诸如进位之类的联系 中规模集成ALU模块通用的中规模集成ALU是集算术运算和逻辑运算于一身模块 它受方式选择码控制 在不同的方式选择码作用下 可以完成多种加 减运算 多种与 或 非 异或等逻辑运算以及这些运算的组合 A0 S0 S1 S2 S3 M CIn 0 1 2 3 CI 4 ALU 0 15 CP 0 15 CG 0 15 CO P G COn 4 FA B F0 F1 F2 F3 9 P Q 1 2 4 8 方式控制端 比较输出端 超前进位产生项输出端 超前进位传递项输出端 4 4BCD码算法 1位BCD码运算 BCD码修正条件 修正项 F CO B8B4 B8B2 不需修正 F 0 需修正 F 1 多位BCD码加法电路 BCD码的减法运算 A B A 10n B A B 例51 28 23 28 10补 100 28 72 0101000151 0111001072 11000011 0110 10010001123 BCD码乘法 被乘数 A3A2A1A0 乘数B0 小结 掌握基本算术运算电路的结构和特点 了解ALU的组织 了解逻辑运算的特点和中规模集成ALU模块 了解BCD码算法 设计一个2bits乘法电路F A 2bits B 2bits 方法不限 组合电路设计方法全加器方法 设计一个2bits乘法电路F A 2bits B 2bits 1 组合电路设计方法 A1P3A0P2B1P1B0P0 A1A0B1B0P3P2P1P000000000000100000010000000110000010000000101000101100010011100111000000010010010101001001011011011000000110100111110011011111001 P3 P2 P1 P0 P3 A1A0B1B0P2 A1A0B1 A1B1B0P1 A1B1B0 A1A0B0 A0B1B0 A1A0B1P0 A0B0 MSI标准化设计方法 P3 m 15 P2 m 10 11 14 P1 m 6 7 9 11 13 14 P0 m 5 7 13 15 BIN HEX0132324516708910111213EN1415 A1A0B1B0 1 P3 P0 571315 P1 679111314 P2 101114 P3 P2 P1 P0 A1A00000 B1B0 P3 P1 P2 P0 A1A000B10 A1A00B1B00 A1A000B0B00 B1B0 1 B1B0 三 用全加器实现 A1A0 B1B0A1B0A0B0 A1B1A0B1A1B1 CA1B0 A0B1A0B0 C是 A1B0 A0B1 的进位 加法器 本题要设计的是乘法器 并非乘法ALU 因此只要用组合电路实现 乘法器 速度快 成本高 因而只适用于位数少 功能低的电路 ALU 速度低 成本低 适用于位数多 功能强的电路 利用全加器实现各种算术和逻辑运算 实现加法操作 将Bi倒相后输入 根据A减B等于A加B的补码的原理 如果CIi等于0 全加器实现的是带借位的减法 如果CIi等于1 全加器实现的是普通的减法运算 将前级进位CIi看作是控制信号 我们将发现全加器在不同的控制输入下将表现出不同的逻辑操作功能 算术加 如果Ai和Bi输入是一对简单的逻辑函数 例如 本位和执行的逻辑操作是 如果 本位和执行的逻辑操作是 寄存器Y 全加器ADD 累加器A 到存储器 递减计数器C 被乘数 乘数的位数 来自存储器 来自存储器 Y B0 寄存器BB0 FF 来自存储器 除法的实现与ALU结构 来自存储器 寄存器Y 全加器ADD 累加器A 到存储器 求补电路 寄存器B 递减计数器C 递增计数器D 到存储器 逻辑运算 控制电路