计算机组成原理课程设计.doc

桂林电子科技大学计算机组成原理课设报告计算机组成原理课程设计说明书题 目： 设计一台嵌入式CISC模型计算机 学 院： 计算机科学与工程学院 专 业： 信息安全 学生姓名： 马文亭 学 号： 1200360204 指导教师： 陈 智 勇 目 录引言.11. 课程设计的题目和内容.1 1.1课程设计的题目.11.2 课程设计完成的内容.12. 系统总体设计.1 2.1嵌入式CISI模型机系统总体设计.2 2.2嵌入式CISC系统控制器的逻辑结构框图.2 2.3 模型机的指令系统和所有指令的指令格式设计.33. 微程序控制器的设计全过程.63.1微程序控制器的设计.6 3.2地址转移逻辑电路的设计.7 3.3 汇编语言程序.7 3.4 对应的地址秒机器代码表.8 3.5 微程序流程图如下所示.8 3.6 微指令.94. MAX PLUS ii软件编译仿真测试和结果分析.10 4.1 嵌入式CISC模型计算机的顶层电路图.10 4.2编译仿真测试和结果分析.125. 故障现象和故障分析.146. 心得体会.157. 参考文献.178. 附录.18 引言课程设计是实践性教学中的一个重要环节，它以某一课程为基础，可以涉及和课程相关的各个方面，是一门独立于课程之外的特殊课程。课程设计是让同学们对所学的课程更全面的学习和应用，理解和掌握课程的相关知识。“计算机组成原理”是计算机及相关专业一门重要的实践教学内容，是计算机理论和应用的最基本的组成和工作原理。通过学习和实践，可以学生的动手能力，锻炼学生勇于探索、善于思考和团结协作的精神，同时还可提高学生使用计算机解决实际问题的能力。1.课程设计的题目和内容1.1课程设计的题目题目：设计一台嵌入式CISC模型计算机采用定长CPU周期、联合控制方式，并运行能完成一定功能的机器语言源程序进行验证，机器语言源程序功能如下：输入5个整数（有符号数），输出所有正数的平方和。1.2 课程设计完成的内容1.完成系统的总体设计，画出模型机数据通路框图；2.设计微程序控制器（CISC模型计算机）的逻辑结构框图； 3.设计机器指令格式和指令系统； 4.设计时序产生器电路； 5.设计所有机器指令的微程序流程图； 6.设计操作控制器单元； 在CISC模型计算机中，设计的内容包括微指令格式（建议采用全水平型微指令）、微指令代码表（根据微程序流程图和微指令格式来设计）和微程序控制器硬件电路（包括地址转移逻辑电路、微地址寄存器、微命令寄存器和控制存储器等。具体电路根据微程序控制器的逻辑结构框图、微指令格式和微指令代码来设计）。7.设计模型机的所有单元电路，并用VHDL语言（也可使用GDF文件-图形描述文件）对模型机中的各个部件进行编程，并使之成为一个统一的整体，即形成顶层电路或顶层文件； 8.由给出的题目和设计的指令系统编写相应的汇编语言源程序；9.根据设计的指令格式，将汇编语言源程序手工转换成机器语言源程序，并将其设计到模型机中的ROM中去；10.使用EDA软件进行功能仿真，要保证其结果满足题目的要求；（其中要利用EDA软件提供的波形编辑器，选择合适的输入输出信号及中间信号进行调试。）2. 系统总体设计2.1嵌入式CISI模型机系统总体设计 图212.2嵌入式CISC系统控制器的逻辑结构框图图2-2说明： 在T4内形成微指令的微地址，并访问控制存储器，在T2的上边沿到来时，将读出的微指令打入微指令寄存器，即图中的微命令寄存器和微地址寄存器。2.3 模型机的指令系统和所有指令的指令格式设计 CISC模型机的指令系统采用复杂的指令格式、多种指令字长度和多种寻址方式，但指令功能强大，单条指令的执行速度较慢。 为了完成这次课程设计的功能，本次设计设计了10条指令：MOV（将一个数送入寄存器），IN（输入），DEC（自减1），JNZ（不等于0跳转），TEST（测试DR，锁存FS），JS（小于0跳转），IMUL（求平方），ADD（求和），OUT（输出），JMP（比较）。如下用到的Rs和Rd分别表示源寄存器和目的寄存器，各自的指令格式如下：(1)输入指令（IN1）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作码 RdMOV指令格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作码 Rd立即数im相加指令（ADD）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作码RsRd减1指令（DEC）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作码Rd非零条件转移指令（JNZ）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作码 地址addr无条件转移指令（JMP）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作码 地址addr输出指令（OUT1）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作码Rs乘法指令（IMUL）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作码Rd判断箱号位转移（TEST）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作码RS非负条件转移指令（JS）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作码 地址addr(2)模型机规定数据的表示采用定点整数补码表示，单字长为8位，其格式如下： 76 5 4 3 2 1 0符号位尾数(3)对于Rs或Rd的格式我们规定如下：Rs或Rd选定的寄存器00R001R110R211R3(4)其中S2，S1，S0表示的是算术逻辑运算单元ALU，其功能表为：S2S1S0功能000X+Y001X-Y010Y*Y011X-1100SF=TEMP(7)101XY110Y表2-1(5)程序计算器PC的功能表：CLRLOADLDPC功能0将PC清010BUS-PC110不装入，也不计数11PC+1表2-2（6） 指令系统表如下： 指令助记符指令格式功能15-1211109 87-0IN Rd0001Rd输入设备-RdMOV Rd,im0010Rd im(Rs)-RdDEC Rd0011Rd(Rd)-1-Rd,锁存标志位TEST Rd0100Rd测试(Rd)的最高位JS addr0101addr若为负，则addr-PCMUL Rd0110Rd(RD)*(RD)-RD,锁存标志ADD Rs,Rd0111RsRd(Rs)+(Rd)-Rd,锁存标志OUT Rs1000Rs(Rs)-输出设备JMP addr1001addrAddr-PCJNZ addr1010addr若不等，则addr-PC表2-3(7) 时序产生器时序信号产生器用于产生多级食醋系统中需要的时序信号，本实验采用的是微程序控制器的时序产生器，如下图 图2-33.微程序控制器的设计全过程3.1微程序控制器的设计微程序控制器的设计包括以下几个阶段：（1）根据微处理器结构图、指令格式和功能设计所有机器指令的微程序流程图，并确定每条微指令的微地址和后继微地址； （2）设计微指令格式和微指令代码表； （3）设计地址转移逻辑电路； （4）设计微程序控制器中的其它逻辑单元电路，包括微地址寄存器、微命令寄存器和控制存储器； （5）设计微程序控制器的顶层电路（由多个模块组成）。3.2地址转移逻辑电路的设计地址转移逻辑电路是根据微程序流程图中的棱形框部分及多个分支微地址，利用微地址寄存器的异步置“1”端，实现微地址的多路转移。由于微地址寄存器中的触发器异步置“1”端低电平有效，与A5A0对应的异步置“1”控制信号SE6SE1的逻辑表达式为： SE6= ZFP(3)T4SE5=ZFP(2)T4SE4=I15P(1)T4SE3=I14P(1)T4SE2=I13P(1)T4SE1=I12P(1)T43.3 汇编语言程序本题目的算法思想为：采用R0寄存器存放从输入设备输入的整数，R1存放准备参加累加运算的结果，R2存放循环的次数。汇编语言如下所示： 汇编 功能 MOV R1，0 将立即数00R1(R1用于计算累加的结果，开始时清0) MOV R2，5 将立即数05R2(R2用于存放循环次数：5次)LOOP1:IN RO 从输入设备输入一个数到R0 TEST R0 测试R0的最高位，锁存SF JS LOOP2 若为负，转到LOOP2 MUL RO R0自乘，结果赋给R0 ADD RO,R1 R0+R1-R1LOOP2:DEC R2 R2自减1，结果放到R2 JNZ LOOP1 若不为0，则跳转到LOOP1LOOP3：OUT R1 输出平方和 JMP LOOP3 循环显示3.4 对应的地址秒机器代码表：地址（十六进制）汇编机器代码00MOV R1，00010 0001 0000000001MOV R2，50010 0010 0000000002LOOP1：IN RO0001 0000 0000000003TEST R00100 0000 0000000004JS LOOP20101 0000 0000011105MUL R00110 0000 0000000006ADD R0，R10111 0001 0000000007LOOP2：DEC R20011 0010 0000000008JNZ LOOP11010 0000 0000001009LOOP3:OUT R11000 0100 000000000AJMP LOOP31001 0000 00001010表3-13.5 微程序流程图如下所示： PC-ABUS(I)RD ROMIBUS-IRPC+1P(1)IN MOV DEC TEST JS MUL ADD OUT JMP JNZRS-LEDRS-XRD-YX*Y-RD锁存CF,ZFIR(A)-RD00 SW-RD01 02 03 04 05 06 07 08 09 0A 00 00 00 IR(A)-PCP(3)00 00 Rd-YY-1-Rd锁存CF,ZF P(2)RS-XRd-YXY-RD锁存CF,ZFSF测试最高位00 RS-XRd-Yx+y-rd锁存CF,ZF IR(A)-ARIR(A)-PC 0000 00 SF=000 SF=1 图3-1 CISC模型机中所有机器指令的微程序流程3.6 微指令（1）设计微指令格式和微指令代码表CISC模型机系统使用的微指令采用全水平型微指令，字长为27位，其中微命令字段为18位，P字段为3位，后继微地址为6位，其格式如下：微地址LOADLDPCLDARLDIRLDRILDPSWRS_BS1S2S3ALU_BSW_BLED_BRD_DCS_DRAM_DCS_IADDR_BP1P2P3uA5uA000110100100011111101100000110001010001011111100000021000101000111111000000003100011101101111111000000410000111000111111100000051000001000111111100010006100011101001111111000000710001110000111111100000081000000000110111110000009010000100011111110000000A1000001000111111110100010010000100011111110000002001000010001111111000000表3-24. MAX PLUS ii软件编译仿真测试和结果分析4.1 嵌入式CISC模型计算机的顶层电路图图4-1如图4-1中，其中的操作控制器单元crom的内部结构如下图所示：图4-2图4-2中微地址寄存器AA的内部结构如下所示，AA的内部是由5个MM构成的。图4-34.2编译仿真测试和结果分析 通过创建二甲双胍仿真时序图 top.scf.，可以实现模型机的功能仿真，从图中可以看出cpu处理数据和数据的具体流向的每一个过程，如下是仿真的输出波形，具体结果和分析如下：图4-4如图4-4所示，在图4-4中CLK为时钟信号，INBUS7.0是输入中线，OUTBUS7.0是输出总线,OP是操作指令，R2中存放的是循环的次数5，R1为数据寄存器，因为输入的操作码01，则在操作码是01的时候把数据存在寄存器R0中。 从总线IBUS输入的5个数分别为 1、 2、3、-2、-3，则转换成数据的十六进制补码输入则为01H,02H,03H,FE,FD。输出结果为OE（14）。以下为结果的分析过程：1. 如下图所示，当前执行的是：MOV R1，00，可以看到R1中是00。图4-52. 如下图所示，当前执行的是第一次IN：IN R0，可以看到R0中是01。图4-63. 如下图所示， 因为01H是正数，则执行 MUL R0，可以看到01的平方01在R0中，同时R2里的数据减1。然后跳转到IN，再次输入。图4-7如图4-7所示，第二次输入的02，则R0中有02的平方04，并且R1中奖01与04求和存在R1中，即为05。4. 如下图所示，输入的是FE，但是执行了4（TEST）之后，SF=1。然后执行5（JS）操作，上一轮计算的结果仍然是0E没有改变。图4-85. 故障现象和故障分析 在为期一周的课设的设计，在进行课程设计的时候，遇到了很多问题，出现了故障，以下是我在课程设计出现的故障现象以及故障分析及解决： （1）在开始进行各个单元器件的生成过程中，我开始的时候把每个元器件都生成.gdf文件，导致把一些代码给覆盖了，运行的时候就老出错，后面问了一下同学，才解决了这个问题。 （2）在编写ALU元器件的时候，编译的时候会出现一个如下图的错误：后面经过问同学，才知道这个是因为没有设计Assign中在Device中的Device Family选择ACKX1K和在Devices中选EP1K30TC144-1。经修过这个后，运行就可以通过了。 （3）因为我总共用了3个P测试，用到了指令JS和控制位SF，但是老师的图里面没有SF，这给我造成了很大的困难。曾经试着把CF改成SF，但是在最后的仿真的时候不能存数并且执行的只有一次不循环。最后我在LDPSW中增加了一个引脚，就是这个引脚我修改了top图的大部分，终于解决了。（4）解决了上面的问题，仿真的波形还是不对R2中的循环次数原本应该从5递减到0，但是到了0之后就变成了FF,FE一直减下去。然后就询问了老师，老师帮着修改了JS,JNZ的微程序流程图。根据老师提示进行修改，但是问题依旧存在，根据老师的方法在LDPSW引出一个输出端ZF，经过仿真发现ZF一直是0，没有变成过1.应该是JNZ的问题，经过再一次的从头的分析，我JNZ前面的代码是TEST R2，因为TEST的标志位是SF，JNZ判断的是ZF，就把TEST换为CMP，但是依旧是不跳转，仔细分析了CPU执行的流程和自己的汇编代码发现无论是TEST还是CMP都不需要，因为DEC R2和JNZ loop1就可以，JNZ可以直接判断DEC命令中的ZF，就调试这个错误就花费了我3个小时左右，真可谓是记忆犹新啊！（5）在设计微指令的时候就是不会设计JS和JNZ的后继地址和怎么跳转，因此基本上开始做课设的前2天都在这个地方浪费时间了，最后才知道这个是根据ADDR里面的内容设计，这才顺利的进行了，真是失之毫厘，差之千里啊！这个是教训啊！6. 心得体会这次课设的时间比我所有的做的课设时间都短，所有刚开始做的时候就有一种紧迫感，感觉时间不够用。再加上很多的考试来袭让我更加紧张，所有刚开始的做这个课设的时候就非常慌乱，造成很多地方的粗心大意，有些东西不是很懂就开始着手做，导致后面有很多地方出错。就是一个这个B类题我就来回写了3种方案，在方案上各种修改，因为有前2个方案中存在的错误，所以在前2个方案的基础上我第三个方案的仿真图终于算有模有样了，在周五的课设课了，把自己无法解决的问题向老师询问了一下，终于是完整的做出了这个题目。在整个课设的5天时间，感觉自己每天都在加班加点，这个课设是我做过所有的课设最让我手足无措的，庆幸的是最后做出来，还有时间来复习以下要考的科目，这次我是真的看出一个人的态度是多么重要了，这是又一次考验了我的细心和耐心，每次出错就得把所有的设计从头到尾的检查一遍。在做设计之前，我还不理解信号量是怎么设计，不理解微程序流程的每个步骤是什么信号量怎么设计的，这时我认真的研究一下课本的例题的设计，慢慢的，对于每一个步骤的设计就熟悉了。在编写微指令的时候，那么多的01010101，真的让人看了就眼花，但只要够细心，有耐心，重复检查，就会发现正确的微指令编写对之后的仿真有多么重要。在调试的时候，会发现，往往波形显示的总不是我们所想要的结果，都会遇到很多的错误，一定要耐心地把错误找出来，不要急躁。这才是考验人的。在遇到问题解决不出来的时候，要学会如何谦虚地向他人请教，和同学讨论。做人一定要谦虚，尺有所短寸有所长，每个人总有他所擅长的地方，我们一定要谦虚地向他人请教，同时，还应学会和同学之间的合作，这也是在以后的工作中，合作精神的可贵所在。总的来说，计算机组成原理的课程设计让我感受到了动手能力重要性，只凭着脑子的思考、捉摸是不能完成实际的设计的，只有在拥有科学知识体系的同时，熟练掌握实际能力，包括编程经验的不断积累，才能把知识灵活、有效的运用到实际课程设计中。 通过本次课程设计，对CPU的执行和操作过程有个基本的了解，掌握了CISC模型机的用途和工作原理，认识了max plus II软件的使用和操作，对自我的设计实践能力有了显著的提高。此外这次课程设计还使我对上学期所学的计算机组成原理的知识得到了提高，加深了对微程序，和微指令章节的知识有了深刻的理解，好些当时不懂的问题现在都已经搞清楚了，对计算机工作原理有了更新的认识。也体会到了作为一个大学生，要想学有所得，就得学习主动，不要什么都希望别人亲自传授，面对问题要自己去努力解决，多问问身边的同学，多动手查查，多上网找找，所以要想成功就得事事做到细心，耐心，恒心。已经大三了，在学校的时间已经不多了，要抓紧剩下的时间，别让自己的大学一事无成，为了自己的人生目标，只要坚持努力，总有一天会实现的，相信自己。参考文献1 陈智勇，周向红，陆二庆.计算机原理课程设计.M.西安：西安电子科技大学出版社，2006：1111. 2 陈智勇 陈宏 王鑫编.计算机原理.M.西安: 西安电子科技大学出版社 2009 ：198239.附录【程序1】ADDR源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDR IS PORT( I15,I14,I13,I12:IN STD_LOGIC; ZF,CF,SF,T4,P1,P2,P3:IN STD_LOGIC; SE5,SE4,SE3,SE2,SE1,SE0:OUT STD_LOGIC);END ADDR;ARCHITECTURE A OF ADDR ISBEGIN SE5=NOT(SF AND P3 AND T4); -预留给JB或JAE指令使用 SE4=NOT(NOT ZF) AND P2 AND T4); SE3=NOT(I15 AND P1 AND T4); SE2=NOT(I14 AND P1 AND T4); SE1=NOT(I13 AND P1 AND T4); SE0=NOT(I12 AND P1 AND T4);END A;【程序2】ALU的源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.all;ENTITY ALU ISPORT( X: IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y: IN STD_LOGIC_VECTOR(7 DOWNTO 0); S2,S1,S0: IN STD_LOGIC; ALUOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ; CF,ZF,SF: OUT STD_LOGIC );END ALU;ARCHITECTURE A OF ALU ISSIGNAL AA,BB,TEMP:STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL TEMP1:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESSBEGIN IF(S2=0 AND S1=0 AND S0=0) THEN-ADD AA=0&X; BB=0&Y; TEMP=AA+BB;ALUOUT=TEMP(7 DOWNTO 0); CF=TEMP(8); IF (TEMP=100000000 OR TEMP=000000000) THEN ZF=1; ELSE ZF=0; END IF;ELSIF(S2=0 AND S1=0 AND S0=1) THEN -CMP(SUB) ALUOUT=X-Y;IF(XY) THEN CF=1; ZF=0; ELSIF(X=Y) THEN CF=0; ZF=1; ELSE CF=0; ZF=0; END IF; ELSIF(S2=0 AND S1=1 AND S0=0) THEN -* AA=0&X;BB=0&Y;TEMP=AA*BB; ALUOUT=TEMP(7 DOWNTO 0); CF=TEMP(8); IF (TEMP=100000000) THEN ZF=1; ELSE ZF=0; END IF; ELSIF(S2=0 AND S1=1 AND S0=1) THEN -DEC AA=0&Y; TEMP=AA-1; ALUOUT=TEMP(7 DOWNTO 0); CF=TEMP(8); IF (TEMP=000000000) THEN ZF=1; ELSE ZF=0; END IF; ELSIF(S2=1 AND S1=0 AND S0=0) THEN -TEST TEMP1=X AND Y; ALUOUT=TEMP1; CF=0; SF=TEMP1(7); -符号位 IF (TEMP1=00000000) THEN ZF=1; ELSE ZF=0; END IF; ELSIF(S2=1 AND S1=0 AND S0=1) THEN -OR TEMP1=X OR Y; ALUOUT=TEMP1; CF=0; IF (TEMP1=00000000) THEN ZF=1; ELSE ZFBUS ALUOUT=Y;ELSE ALUOUT=00000000 ; CF=0; ZF DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT=100000100011111111000000000; END CASE; UA(5 DOWNTO 0)=DATAOUT(5 DOWNTO 0); O(20 DOWNTO 0)=DATAOUT(26 DOWNTO 6); END PROCESS;END A;【程序4】CONVENT 源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER ISPORT( CLK,CLR: IN STD_LOGIC; T2,T3,T4: OUT STD_LOGIC );END COUNTER;ARCHITECTURE A OF COUNTER ISSIGNAL X:STD_LOGIC_VECTOR(1 DOWNTO 0):=00;BEGIN PROCESS(CLK,CLR) BEGIN IF(CLR=0) THEN T2=0; T3=0; T4=0; X=00; ELSIF(CLKEVENT AND CLK=1) THEN X=X+1; T2=(NOT X(1)AND X(0); T3=X(1) AND(NOT X(0); T4=X(1) AND X(0); END IF; END PROCESS;END A;【程序5】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ROM IS PORT(DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);ADDR:IN STD_LOGIC_VECTOR(7 DOWNTO 0);CS_I:IN STD_LOGIC);END ROM;ARCHITECTURE A OF ROM ISBEGINDOUT=0010000100000000 WHEN ADDR=00000000 AND CS_I=0 ELSE 0010001000000101 WHEN ADDR=00000001 AND CS_I=0 ELSE 0001000000000000 WHEN ADDR=00000010 AND CS_I=0 ELSE 0100000000000000 WHEN ADDR=00000011 AND CS_I=0 ELSE 0101000000000111 WHEN ADDR=00000100 AND CS_I=0 ELSE 0110000000000000 WHEN ADDR=00000101 AND CS_I=0 ELSE 0111000100000000 WHEN ADDR=00000110 AND CS_I=0 ELSE 0011001000000000 WHEN ADDR=00000111 AND CS_I=0 ELSE 1010000000000010 WHEN ADDR=00001000 AND CS_I=0 ELSE 1000010000000000 WHEN ADDR=00001001 AND CS_I=0 ELSE 1001000000001010 WHEN ADDR=00001010 AND CS_I=0 ELSE 0000000000000000;END A;【程序6】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PC ISPORT( LOAD,LDPC,CLR: IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END PC;ARCHITECTURE A OF PC ISSIGNAL QOUT: STD_LOGIC_V