EDA设计电子琴设计.doc

湖南人文科技学院课程设计报告课程名称：VHDL语言与EDA课程设计设计题目： 简易电子琴 系 别： 通信与控制工程系 专 业： 电子信息工程 班 级： 2008级1班 学生姓名: 邓启平 何德保 学 号: 08409123 08409142 起止日期: 2011年6月13日 2011年6月27日 指导教师: 田汉平 周桃云 岳舟 教研室主任： 谢四莲 指导教师评语： 指导教师签名： 年 月 日成绩评定项 目权重成绩邓启平何德保1、设计过程中出勤、学习态度等方面0.22、课程设计质量与答辩0.53、设计报告书写及图纸规范程度0.3总 成 绩 教研室审核意见：教研室主任签字： 年 月 日教学系审核意见： 主任签字： 年 月 日摘 要本系统是采用EDA技术设计的一个简易的八音符电子琴，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，它可以通过按键输入来控制音响。系统由频率选择模块、分频模块和扬声器输出模块三个部分组成。系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、整合。本系统功能比较齐全，有一定的使用价值。关键词：电子琴；EDA；VHDL目 录设计要求11、方案论证与对比11.1方案一11.2方案二11.3方案三22、各功能块电路及工作原理32.1、实体部分32.2、节拍显示32.3、频率选择模块32.4、分频模块42.5、扬声器输出模块43、致谢75、附录8简易电子琴设计要求1) 设计一个简易电子琴；2) 利用实验箱的脉冲源产生1，2，3，。共7个或14个音阶信号；3) 用指示灯显示节拍；4) *能产生颤音效果。1、方案论证与对比1.1方案一采用数字逻辑电路制作，用IC 拼凑焊接实现，这种电路很直观，简单方便。但应用数字逻辑电路制作的话，使用的器件较多，连接复杂，体积大，功耗大。电路中焊点和线路较多会,使成品的稳定度和精度大大降低。1.2方案二 采用现场可编程逻辑器件（FPGA）制作，利用EDA软件中的VHDL硬件描述语言编程进行控制，然后烧制实现。采用FPGA来设计的原理图如图1.1所示。它由控制输入电路、FPGA、显示电路和扬声器电路组成。扬声电路显示电路FPGA控制输入电路图1.1 采用FPGA设计的电子琴原理方框图 控制输入电路主要是为用户设计的,起到一个输入控制的作用。FPGA是现场可编程逻辑器件，也是本设计方案的核心内容，它是实现电子琴运作的主要控制模块。由设计者把编好 VHDL程序烧制到现场可编程逻辑器件FPGA中,然后通过控制输入电路把乐谱输入到FPGA,产生不同的频率驱动扬声器,发出不同的乐谱。同时也把发出的乐谱符号通过显示器输出。1.3方案三单片机现在已经达到很成熟的阶段了,它的应用也十分广泛。 采用单片机来实现电子琴,它的原理方框图与用FPGA来实现的原理方框图类似,如图1.2所示。扬声器电路显示电路MCU(单片机)控制输入电路图1.2 采用单片机实现电子琴的原理方框图 对于电子琴的设计,三个方案均可以实现,但是第一个方案中采用的是数字逻辑电路来制作,该电路硬件所需的器材多,体积庞大,比较复杂,而且精度和稳定度都不是很高。第二个方案采用的是现场可编程逻辑器件来实现, 它的优点是所有电路集成在一块芯片上，此方案所需的外围电路简单,这样它的体积就减少了，同时还提高了系统的稳定度。还可以用Modelsim XE 5.3d软件进行仿真和调试等。设计人员可以充分利用VHDL硬件描述语言方便的编程，提高开发效率，缩短研发周期，降低研发成本；而且易于进行功能的扩展，实现方法灵活，调试方便，修改容易。方案三也有它的优点,但同时也存在缺点。它对设计者的要求比较高,设计者对软硬件必须十分熟悉。和方案二来比它的实验仿真没有方案二简单直观,调试也有一定的难度。在外界环境相同的条件下,方案三设计出来的产品精度和稳定度要比方案二稍微差一些。因此,电子琴的设计我们选择方案二来实现。2、各功能块电路及工作原理2.1、实体部分定义模块的输入输出引脚，包括按键、时钟输入引脚和扬声器输出。entity speakera is port( clk : in std_logic;-时钟输入 index:in std_logic_vector( 6 downto 0);- 按键输入 spks: out std_logic);-扬声器输出 end;2.2、节拍显示将每个按键与一个led相串联，当按键按下时指示灯亮，按键松开时指示灯灭，来显示节拍。 图2.1 按键电路2.3、频率选择模块根据按键输入选择不同频率。 search : process (index)begincase index iswhen 0000001 = tone tone tone tone tone tone tone tone = 11111111111;end case; end process;2.4、分频模块首先将输入的12M时钟信号12分频，得到时钟周期为1us的信号。divdeclk :process(clk) variable count4 :std_logic_vector( 3 downto 0); begin preclk 11 then preclk = 1; count4 :=0000; elsif clkevent and clk=1 then count4 := count4 + 1; end if; end process;再根据输入的tone对应的音符计数得到相应的分频，并赋值给fullspks。 genspks : process(preclk,tone) variable count11 : std_logic_vector( 10 downto 0); begin if preclkevent and preclk = 1 then if count11 =16#7ff# then count11 := tone;fullspks = 1; else count11 := count11 + 1;fullspks = 0; end if; end if; end process;2.5、扬声器输出模块根据分频模块获得的fullspks信号，对输出进行取反，从而得到所需要的调输出。dealyspks : process( fullspks) variable count2 : std_logic; begin if fullspksevent and fullspks = 1 then count2 := not count2; if count2 = 1 then spks = 1; else spks tone tone tone tone tone tone tone tone = 11111111111; end case; end process; divdeclk :process(clk)variable count4 :std_logic_vector( 3 downto 0); begin preclk 11 then preclk = 1; count4 :=0000; elsif clkevent and clk=1 then count4 := count4 + 1; end if; end process; genspks : process(preclk,tone) variable count11 : std_logic_vector( 10 downto 0); begin if preclkevent and preclk = 1 then if count11 =16#7ff# then count11 := tone;fullspks = 1; else count11 := count11 + 1;fullspks = 0; end if; end if; end process; dealyspks : process( fullspks)