EDA课程设计彩灯控制器.doc

湖南人文科技学院课程设计报告课程名称：VHDL语言与EDA课程设计设计题目： 彩灯控制器 系 别： 通信与控制工程系 专 业： 电子信息工程 班 级： 学生姓名: 学 号: 起止日期: 年6月 日 年6月 日 指导教师: 教研室主任： 指导教师评语： 指导教师签名： 年 月 日成绩评定项 目权重成绩(甲学生)(乙学生)1、设计过程中出勤、学习态度等方面0.2 2、课程设计质量与答辩0.53、设计报告书写及图纸规范程度0.3总 成 绩 教研室审核意见：教研室主任签字： 年 月 日教学系审核意见： 主任签字： 年 月 日摘 要 EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。本文详细介绍了多模式流水灯的设计过程、仿真、调试结果，并总结出了我们的心得体会。 彩灯是一串按一定规律连续闪烁发光二极管，彩灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。彩灯控制可用多种方法实现，但对现代可编程控制器而言，基于EDA技术的彩灯也是很普遍的。关键字：EDA技术、多模式彩灯、可编程控制器目 录1设计目的12设计题目描述和要求13设计原理13.1方案论证13.2模块设计13.2.1集成分频器13.2.2 8进制计数器模块13.2.3彩灯控制模块13.2.4 6选1选择器模块13.2.5 6进制计数器模块13.3系统结构14总结15致谢1参考文献1附录一2附录二2附录三21设计目的 学习EDA开发软件和Quartus的使用方法，熟悉可编程逻辑器件的使用，通过制作来了解彩灯控制系统。2设计题目描述和要求1） 设计一个彩灯控制器，能使8个彩灯（LED管）能连续发出六种以上不同的显示形式；2）随着彩灯显示图案的变化，发出不同的音响声。3设计原理3.1 方案论证这次的彩灯设计采用的是分模块来完成的，包括分频器、计数器、选择器、彩灯控制器。其中彩灯控制器是用来输出不同的花样，彩灯控制器的输出则是用一个48进制的计数器来控制，扬声器的输出时用不同的频率来控制，所以用了一个集成分频器来使输入的频率被分为几种不同的频率，不同频率的选择性的输出则是用一个6选一的选择器来控制。基于上述的介绍本次的彩灯控制采用的模式6来进行显示。 图3.1 模式6结构图3.2 模块设计3.2.1集成分频器模块设计要求显示不同的彩灯的时候要伴随不同的音乐，所以设计分频器来用不同的频率控制不同的音乐输出。模块说明：Rst:输入信号 复位信号 用来复位集成分频器的输出使输出为“0”，及没有音乐输出。Clk:输入信号 模块的功能即为分频输入的频率信号。Clk_4、clk_6、clk_8、clk_10、clk_12、clk_14：输出信号 即为分频模块对输入信号clk的分频，分别为1/4分频输出、1/6分频输出、1/8分频输出、1/10分频输出、1/12分频输出、1/14分频输出。 图3.2 集成分频器3.2.2 8进制计数器模块8进制模块用来控制彩灯输出模块，即确定彩灯控制器的不同的输出。Rst:输入信号 复位信号 用来复位8进制使其输出为“000000”。Clk:输入信号 用来给模块提供工作频率。Count_out5.0:输出信号 即为8进制计数器的输出。 图3.3 8进制计数器3.2.3彩灯控制模块彩灯控制模块用来直接控制彩灯的输出，使彩灯表现出不同的花样。Rst:输入信号 使彩灯控制模块的输出为“00000000”，即让彩灯无输出。Input5.0:输入信号 不同的输入使彩灯控制模块有不同的输出即彩灯显示出不同的花样。Output7.0:输出信号 直接与彩灯相连来控制彩灯。 图3.4 彩灯控制模块3.2.4 6选1选择器模块Rst:输入信号 复位信号 使选择器的输出为“0”。In1、in2、in3、in4：输入信号 接分频器的输出。Inp1.0:输入信号 接4进制计数器的输出用来控制选择器的选择不同的输入选择不同的输出。Output：输出信号 直接接扬声器即输出的是不同的频率来控制扬声器播放音乐。 图3.5 6选1选择器3.2.5 6进制计数器模块6进制计数器作为选择器的输入来控制选择器选择不同的频率作为输出控制扬声器工作。Clk:输入信号 来为计数器提供工作频率。Rst:输入信号 复位信号 使计数器的输出为“00”。 图3.6 6进制计数器3.3 系统结构 整个系统就是各个分模块组成来实现最后的彩灯控制功能，系统又两个时钟来控制一个是控制8进制计数器即控制彩灯控制模块来实现彩灯的不同输出，另一个时钟为分频器的输入来进行分频处理，最后用来控制扬声器发出不同的音乐，具体分频处理的时钟的频率比实现彩灯控制的时钟频率要高。 图 3.7 系统功能模块4.总结这次的EDA课程设计有一周的时间，在这一周的时间里我们充分合理的安排了自己的时间来使本次的课程设计能够顺利的完成，当然我们在本次的设计中并不是一帆风顺的，我们遇到了一些的问题，例如我们开始时用的文本的方式用一个总的程序来完成，可以在设计的过程中我们发现程序编到后面变量越到很容易搞混淆同时各个进程间的联系也越来越模糊以至于后面我们自己都不知道程序的整体框图是什么，导致后面不能够继续下去，后面我们再一次对我们这次的设计题目进行了分析和整理，最后我和我的同伴决定采用分模块的方式来完成本次的课题设计，当然最重要的是分析各个模块间的关系。最后我们采用上面分析的结构框图。最后我们的设计很成功，仿真和硬件测试都是正确的，实现了我们的设计要求和目的。在这次设计中我们收获了很多，首先最直接的收获就是我们巩固了这门课程所学过的知识，把它运用到了实践当中，并且学到了很多在书本撒和那个所没有学到的知识，通过查阅相关资料进一步加深了对EDA的了。总的来说，通过这次课程设计不仅锻炼了我们的动手和动脑能力，也使我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的，要把所学的理论知识与实践相结合起来，才能提高自己的实际动手能力和独立思考的能力。在我们的共同努力和指导老师的指引下我们圆满的完成了彩灯控制器的设计，实现了设计目的。5.致谢在本文的撰写过程中，姚毅和成继中老师作为我们的指导老师，他们治学严谨，学识渊博，视野广阔，为我营造了一种良好的学术氛围。置身其间，耳濡目染，潜移默化，使我不仅接受了全新的思想观念，树立了明确的学术目标，领会了基本的思考方式，掌握了通用的研究方法，而且还明白了许多待人接物与为人处世的道理。其严以律己、宽以待人的崇高风范，朴实无华、平易近人的人格魅力，与无微不至、感人至深的人文关怀，令人如沐春风，倍感温馨。正是由于他们在百忙之中多次审阅全文，对细节进行修改，并为本文的撰写提供了许多中肯而且宝贵的意见，本文才得以成型。在此特向姚毅和成继中老师致以衷心的谢意！向他们无可挑剔的敬业精神、严谨认真的治学态度、深厚的专业修养和平易近人的待人方式表示深深的敬意！参考文献赵伟军.Protel99se教程.北京:人民邮电出版社，1996年金西.VHDL与复杂数字系统设计.西安:西安电子科技大学出版社，2003汉泽西.EDA技术及其应用.北京:北京航空航天大学出版社，2004附录一源程序-分频器模块-LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY fenpinqi ISPORT(clk,rst: IN std_logic;clk_4,clk_6,clk_8,clk_10,clk_12,clk_14: OUT std_logic);END fenpinqi;ARCHITECTURE cd OF fenpinqi ISbeginp1:process(clk,rst) variable a:integer range 0 to 20; begin if rst=1 then clk_4=3 then a:=0; clk_4=1; else a:=a+1; clk_4=0; end if; end if; end if;end process p1;p2:process(clk,rst) variable b:integer range 0 to 20; begin if rst=1 then clk_6=5 then b:=0; clk_6=1; else b:=b+1; clk_6=0; end if; end if; end if;end process p2;p3:process(clk,rst) variable c:integer range 0 to 20; begin if rst=1 then clk_8=7 then c:=0; clk_8=1; else c:=c+1; clk_8=0; end if; end if; end if;end process p3;p4:process(clk,rst) variable d:integer range 0 to 20; begin if rst=1 then clk_10=9 then d:=0; clk_10=1; else d:=d+1; clk_10=0; end if; end if; end if;end process p4;p5:process(clk,rst) variable e:integer range 0 to 20; begin if rst=1 then clk_12=11 then e:=0; clk_12=1; else e:=e+1; clk_12=0; end if; end if; end if;end process p5;p6:process(clk,rst) variable f:integer range 0 to 20;begin if rst=1 then clk_14=13 then f:=0; clk_14=1; else f:=f+1; clk_14=0; end if; end if; end if;end process p6;end cd;-6选1选择器-LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY counter_6 ISPORT( clk,rst: INstd_logic; count_out: OUT integer range 0 to 5); END counter_6;ARCHITECTURE a OF counter_6 ISbeginPROCESS (rst,clk) variable temp:integer range 0 to 48;beginif rst=1 then temp:=0;else if (clkevent and clk=1) then temp:=temp+1; if(temp=6) then temp:=0; end if; end if; count_out=temp;end PROCESS;end a;-彩灯控制模块-LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY caideng ISPORT( input: ININTEGER RANGE 0 TO 47; rst:in std_logic; output: OUT std_logic_vector(7 downto 0); sm :out std_logic_vector(6 downto 0);end caideng;ARCHITECTURE a OF caideng ISbeginPROCESS (input)begin if rst=1 then output=00000000;smoutput=10000000;smoutput=01000000;smoutput=00100000;smoutput=00010000;smoutput=00001000;smoutput=00000100;smoutput=00000010;smoutput=00000001;smoutput=00010000;smoutput=00110000;smoutput=00111000;smoutput=01111000;smoutput=01111100;smoutput=01111110;smoutput=11111110;smoutput=11111111;smoutput=10000001;smoutput=11000001;smoutput=11000011;smoutput=11100011;smoutput=11100111;smoutput=11110111;smoutput=11111111;smoutput=00001000;smoutput=00000001;smoutput=00000010;smoutput=00000100;smoutput=00001000;smoutput=00010000;smoutput=00100000;smoutput=01000000;smoutput=10000000;smoutput=10101010;smoutput=01010101;smoutput=10101010;smoutput=01010101;smoutput=10101010;smoutput=01010101;smoutput=10101010;smoutput=01010101;smoutput=11000000;smoutput=00110000;smoutput=00001100;smoutput=00000011;smoutput=00000011;smoutput=00001100;smoutput=00110000;smoutput=11000000;smnull; end case; end if; end process; end a;-8进制计数器模块-LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY counter_48 ISPORT( clk,rst: INstd_logic; count_out: OUT integer range 0 to 47);end