分频器的VHDL设计.doc

洛阳理工学院实验报告系部计算机与信息工程系班级学号姓名课程名称PLD原理与应用实验日期2012.11.12实验名称实验四 分频器的VHDL设计成绩实验目的：1、练习应用QUARTUS开发环境2、练习文件的建立，改编，编程，调试，修改，仿真。3、学会设计奇数、偶数、半整数分频器。实验条件：装有QUARTUS软件的电脑实验内容与步骤：一、 实验内容：练习占空比为50%的任意奇数次分频半整数分频偶数次分频。二、 实验步骤：1：建立工作文件夹和编译设计文件。（1） 新建一个文件夹。首先利用Windows资源管理器，在EDA默认的工作库（work）中新建一个文件夹命名CNT10。（2） 输入源程序。打开QUARTUS，选择File-New命令。在新建窗口中的Design File栏选择编译文件的语言类型即VHDL File选项。然后再VHDL文本编译奇数次分频：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK : IN STD_LOGIC;K_OR,K1,K2: OUT STD_LOGIC);END;ARCHITECTURE BHV OF CNT10 IS SIGNAL C1,C2: STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL M1,M2: STD_LOGIC; BEGINPROCESS(CLK,C1) BEGIN IF RISING_EDGE(CLK) THENIF(C1=110)THEN C1=000;ELSE C1=C1+1;END IF;IF(C1=001)THEN M1=NOT M1;ELSIF (C1=100) THEN M1=NOT M1; END IF;END IF;END PROCESS;PROCESS(CLK,C2) BEGINIF FALLING_EDGE(CLK) THEN IF(C2=110)THEN C2=000;ELSE C2=C2+1;END IF; IF(C2=001)THEN M2=NOT M2;ELSIF (C2=100) THEN M2=NOT M2; END IF;END IF; END PROCESS; K1=M1;K2=M2;K_OR=M1 OR M2;END BHV; 半整数次分频：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT25 ISPORT(CLK:IN STD_LOGIC; K1:OUT STD_LOGIC);END;ARCHITECTURE BHV OF CNT25 IS SIGNAL C1,C2:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK,C1)BEGIN IF RISING_EDGE(CLK) THENIF(C1=100) THEN C1=000; ELSE C1=C1+1;END IF; END IF;END PROCESS;PROCESS(CLK,C2) BEGINIF FALLING_EDGE(CLK) THENIF(C2=100) THEN C2=000; ELSE C2=C2+1;END IF;END IF;END PROCESS;K1=1 WHEN C1=000 OR C2=010 ELSE 0;END BHV;偶数次分频：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4 ISPORT(CLK:IN STD_LOGIC; K1:OUT STD_LOGIC);END;ARCHITECTURE BHV OF CNT4 IS SIGNAL C1:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL M1:STD_LOGIC;BEGINPROCESS(CLK,C1)BEGIN IF RISING_EDGE(CLK) THENIF(C1=011) THEN C1=000; ELSE C1=C1+1;END IF;IF(C1=001) THEN M1=NOT M1; ELSIF(C1=011) THEN M1=NOT M1;END IF; END IF;END PROCESS;K1=M1;END BHV;(3) 文件存盘。选择FileSave as命令，找到已经建立的文件夹cnt10，存盘文件名应该与实体名一致，即cnt10.vhd。当出现问句“Do you want to creat”单击“是”按钮。2：创建工程。（1） 建立新工程管理窗口。单击对话框第二栏右侧“”按钮，找到文件夹d：workcnt10,选中已存盘文件cnt10.vhd，再单击“打开”按钮。（2） 将设计文件加入工程中。单击Next按钮，在弹出的对话框中单击File栏后的按钮将与工程相关的所有VHDL文件都加入此工程。（3） 选择目标芯片。单击Next按钮，选择目标器件即EP3C5E144C8。（4） 工具设置。（5） 结束设置。3：全程编译。 编译前首先选择ProcessingStart Complilation命令，启动全程编译。4：时序仿真。 工程编译通过后（1） 打开波形编辑器。选择FileNew命令，在新建窗口选择Vector Waveform File选项，单击OK按钮。（2） 设置仿真时间区域。（3） 波形文件存盘。选择FileSave As，将以默认名为cnt10.vwf的波形文件存入文件夹d:workcnt10中。（4） 将工程mux21a的端口信号节点选入波形编辑器中。（5） 编辑输入波形。（6） 启动仿真器。现在所有的设置进行完毕，选择ProcessingStart Simulation命令，直到出现Simulation was successful,仿真结束。（7） 观察仿真结果。如下图：奇数次分频：半整数次分频：偶数次分频：实验总结：通过本次试验，我进一步深入的体会到VHDL语言的应用。通过这次试验使我了解了占空比为50%的任意奇数次分频的设计方法，并通过VHDL完成了分频器的设