西南交大 实验六 CPU寄存器组设计.doc

实验六 CPU寄存器组设计西南交大 计算机组成原理实验（代码）实验要求:用VDHL语言设计CPU寄存器组,其包括4个8位通用寄存器(R0-R3)和一个8位专用寄存器PC，R0-R3&PC操作方式见下表格，之后要将PC和R0-R3(其中一个)输出并用4个数码管显示。R0-R3：寄存器控制信号操作RA1RA0WrRdR00001写入10读出R10101写入10读出R21001写入10读出R31101写入10读出PC：Clkevent and clk=0Reset=0Reset=1PC=0M=0PC=d(15 downto 8)M=1PC=PC+1M=2PC=PC-1实验原理：8位通用寄存器R0-R3和8位PC的值是由16位D输入决定的，PC取D的高8位，R0-R3取第8位实验代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity e6 isport(clk,wt,rd,reset:in std_logic;RA,M:in std_logic_vector(1 downto 0);D: in std_logic_vector(15 downto 0);sel:buffer std_logic_vector(2 downto 0);led7:out std_logic_vector(7 downto 0);end;architecture one of e6 issignal R0,R1,R2,R3,PC,temp:std_logic_vector(7 downto 0);signal data:std_logic_vector(3 downto 0);signal sel_temp:std_logic_vector(2 downto 0);beginprocess(clk,reset,M)beginif clkevent and clk=0 thenif reset=0 then PCPCPCPCNULL;end case;end if;end if;end process;process(RA,wt,rd)begincase RA iswhen00=if wt=0and rd=1 then R0=D(7 downto 0); else if wt=1 and rd=0 then tempif wt=0and rd=1 then R1=D(7 downto 0); else if wt=1 and rd=0 then tempif wt=0and rd=1 then R2=D(7 downto 0); else if wt=1 and rd=0 then tempif wt=0and rd=1 then R3=D(7 downto 0); else if wt=1 and rd=0 then temp=R3;end if; end if;end case;end process;process(clk)beginif clkevent and clk=1 thensel_temp=011 then sel_temp=000;end if;seldatadatadatadataNULL;end case;end if;end process;process(data)begincase data isWHEN 0000= led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 led7NULL;end case;end process;end;引脚锁定：D0-D3-k1k2k3k4 D4-D7-s1s2s3s4 D8-D11-k7k8k9k10 D12-D15-s7s8s9s10Clk-a14 RA0-Ra1-k5k6 M0-M1-k11k12Wr-s5 rd-s6 reset-s12 sel0-sel2和led0-led7(a-dp)参照8位动态显示管 实验结果：当D=F8F7时，R0