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可编程ASIC技术课程作业2014姓名：陈志豪学号：120900812班级：自动12031举例说明阻塞赋值和非阻塞赋值有什么本质的区别？非阻塞赋值module non_block(c,b,a,clk);output c,b; input clk,a;reg c,b;always (posedge clk) begin b=a; c=b; endendmodule阻塞赋值module block(c,b,a,clk);output c,b;input clk,a;reg c,b;always (posedge clk) begin b=a; c=b; endendmodule非阻塞赋值仿真波形图 阻塞赋值仿真波形图 由此可见阻塞赋值是并行赋值，非阻塞赋值是随机的。2用持续赋值语句描述一个4选1数据选择器。4选1的数据选择器程序：module mux4_1(out,in1,in2,in3,in4,sel1,sel2);input in1,in2,in3,in4;output out;input sel1,sel2;assign out=sel1?(sel2?in4:in3):(sel2?in2:in1);endmodule3设计一个功能和引脚与74138类似的译码器，并仿真。译码器程序：module encoder(out, in,en);output7:0 out;/*定义八位二进制码输出口*/input2:0 in;/*定义三位二进制码输入口*/input2:0 en;/*三个使能端*/reg7:0 out;always (in or en) begin if(en=3b100) case(in) 3d0: out=8b11111110; 3d1: out=8b11111101; 3d2: out=8b11111011; 3d3: out=8b11110111; 3d4: out=8b11101111; 3d5: out=8b11011111; 3d6: out=8b10111111; 3d7: out=8b01111111; endcase else out=8b11111111; endendmodule4设计一个4位、可预置、可清零的移位寄存器，并仿真。可预置、可清零的移位寄存器程序：module shift_register(out,in,reset,set,clk);output3:0 out;/*定义四位输出端*/input in,reset,set,clk;/*输入信号、清零端、置数端、时钟信号*/reg3:0 out;reg3:0 md;/*置数寄存器*/always(posedge clk)begin begin md=4b1101;end/*这里预置数为1101，可以根据需要更改*/ if(reset) begin out=0;end else begin if(set) begin out=md;end/*置数信号为1，置数*/ else begin out=out,in;end endendendmodule5设计一个上升沿触发的可预置、可清零16进制计数器，并仿真。如果要改为10进制计数器，应对该设计做哪些修改？module counter_16(Q,en,clock,clear,S);output 3:0Q;input 3:0S;input en,clock,clear;reg3:0Q;always (posedge clock) begin if (clear=0) begin Q=4b0000; end else if(en=1) begin Q=S; end else begin Q=4b1001)Q=4b0000;/当Q的值大于等于9，跳到06分别用结构描述、数据流描述、行为描述三种方式，设计一个2位加法器，并比较上述三种方式各自的优缺点。结构描述module full_add(a,b,cin,sum,cout);input a,b,cin;output sum,cout;wire s1,m1,m2,m3;and (m1,a,b),(m2,b,cin),(m3,a,cin);xor (s1,a,b),(sum,s1,cin);or(cout,m1,m2,m3);endmoduleinclude “full_add.v”module add_2_1(sum,cout,a,b,cin);input cin;input1:0 a,b;output1:0 sum;output cout;full_add f0(a0,b0,cin,sum0,cin1);/级联full_add f1(a0,b0,cin1,sum1,cout);endmodule数据流描述module add_2_2 (a,b,cin,sum,cout);input cin;input 1:0 a,b;output 1:0 sum;output cout;assign cout,sum=a+b+cin;endmodule行为描述module add_2_3(cout,sum,a,b,cin); output1:0 sum; output cout; input1:0 a,b; input cin; reg1:0 sum; reg cout; always ( a or b or cin ) begin cout,sum=a+b+cin; end endmodule7利用状态机设计一个序列检测器，该检测器在有“101”序列输入时输出为1，其他输入情况下，输出为0。请画出状态转移图，并用Verilog语言描述实现，并仿真。状态说明：S0：表示初始状态；S1：表示检测到一个“1”信号；S2：表示检测到一个“10”信号；S3：表示检测到一个“101”信号；序列检测器程序：module serial_detected(out,in,clk,reset);output out;/*结果输出端*/input in;/*串行输入的数据*/input reset,clk;/*清零信号、时钟信号*/reg out;reg2:0 S,NS;parameter S0=2b00,S1=2b01,S2=2b10,S3=2b11;/*状态编码*/always(posedge clk or negedge reset)/*根据输入信号更新状态*/ begin if(!reset) S=S0; else S=NS; endalways(S or in)/*根据输入，锁存记忆输入信号*/begincase(S) S0: if(in) NS=S1; else NS=S0; S1: if(in) NS=S1; else NS=S2; S2: if(in) NS=S3; else NS=S0; S3: if(in) NS=S1; else NS=S2;endcaseend always(S or reset or in) /*输出对应的结果*/begin if(!reset) out= 0; else if(S = S3) out= 1; else out= 0; end endmodule8设计一个加法器，实现sum=a0+a1+a2+a3，a0、a1、a2、a3宽度都是8位。如用下面两种方法实现，哪种方法更好一些（即速度更快 and/or 资源更省）。（1）sum=(a0+a1)+a2)+a3（2）sum=(a0+a1)+(a2+a3)9用流水线技术对上例中的sum=(a0+a1)+a2)+a3的实现方式进行优化，对比最高工作频率，并分析说明：流水线设计技术为什么能提高数字系统的工作频率？未采用流水线技术程序：module adder8_1(sum,cout,cout1,cout2,a1,a2,a3,a4,cin,clk);output7:0 sum;/*和*/output cout1,cout2,cout;/*每执行一个加法产生的进位信号*/input7:0 a1,a2,a3,a4;/*四个八位二进制数*/input cin,clk;/*cin为低位进位信号，低位加法时为0，clk为时钟信号*/reg7:0 S1,S2,sum;reg cout1,cout2,cout;always(posedge clk)begin cout1,S1=a1+a2+cin;/*第一个时钟来执行第一步加法*/endalways(posedge clk)begin cout2,S2=S1+a3; /*第二个时钟来执行第二步加法*/endalways(posedge clk)begin cout,sum=S2+a4; /*第三个时钟来执行第三步加法*/endendmodule采用流水线技术程序：module addder8_3(cout1,cout2,cout3,sum,a1,a2,a3,a4,cin,clk);output7:0 sum;/*总和*/output cout1,cout2,cout3;/*每执行两个数相加产生的进位信号*/input7:0 a1,a2,a3,a4;/*四个加数*/input cin,clk;/*低位进位信号，作低位加法器为0、时钟信号*/reg7:0 sum,sum1,sum2;reg cout1,cout2,cout3,firstc,secondc,thirdc;reg3:0 tempa1,tempa2,tempa3,tempb1,tempb2,tempb3,firstsum,secondsum,thirdsum; /*存储每四位相加的寄存器类型数*/always(posedge clk) begin firstc,firstsum=a13:0+a23:0+cin;/*a1和a2低四位相加*/ tempa1=a17:4; tempb1=a27:4; endalways(posedge clk) begin cout1,sum17:4=tempa1+tempb1+firstc; /*a2和a2高四位相加*/ sum13:0=firstsum; endalways(posedge clk) begin secondc,secondsum=sum13:0+a33:0; /*前两数的和的低四位和a3低四位相加*/ tempa2=sum17:4; tempb2=a37:4; endalways(posedge clk) begin cout2,sum27:4=tempa2+tempb2+secondc; /*前两数的和的高四位和a3高四位相加*/ sum23:0=secondsum; endalways(posedge clk) begin thirdc,thirdsum=sum23:0+a43:0; /*前三数的和的低四位和a4低四位相加*/ tempa3=sum27:4; tempb3=a47:4; endalways(posedge clk) begin cout3,sum7:4=tempa3+tempb3+thirdc; /*前两数的和的高四位和a2高四位相加*/ sum3:0=thirdsum; endendmodule一级的寄存器组将大的组合逻辑切割成小的组合逻辑，以牺牲电路的面积来换取速度的。10分析下列的Verilog HDL模块，画出对应的逻辑图或写出逻辑表达式（组），并概括地说明其逻辑功能。module exe1(out, d3, d2,d1,d0, s1,s0);output out3, out2, out1, out0;input d3, d2,d1,d0, s1,s0;not (not_s1,s1), (not_s0,s0);and (out0, d0, not_s1, not_s0), (out1, d1, not_s1, s0);and (out2, d2, s1, not_s0), (out3, d3, s1, s0);or (out, out0, out1, out2, out3);endmodule根据不同的s1和s0，输出通道进行变化：（1） 当s1=0,s0=0时，out0=d0;（2） 当s1=0,s0=1时，out1=d1;（3） 当s1=1,s0=0时，out2=d2;（4） 当s1=1,s0=1时，out3=d3。逻辑表达式组：out0=S1S0d0out1=S1S0d1out2=S1S0d2out3=S1S0d3out=out0+out1+out2+out3实现的逻辑功能就是典型的数据通道选择器11分析下列的Verilog HDL模块，用时序波图形或流程框图描述其行为，并概括地说明其逻辑功能。module exe2(fd_out, clk, d, clr);output fd_out;reg fd_out;input 15:0 d;input clk, clr;reg 15:0 cnt;always (posedge clk)beginif (!clr) cnt = 4h0000;elsebegincnt = cnt - 1;if (cnt=0) begin fd_out = 1; cnt = d; endelse fd_out = 0;endendendmodule该程序实现的是可变模的减法计数器，输出的是每当到达设定模值就输出1，相当于对设定模进行检测。12分析下列的Verilog HDL模块，写出对应的逻辑表达式（组）或真值表，并概括地说明其逻辑功能。module exe3(op_result, func_sel, op_a, op_b);output 7:0 op_result;input 2:0 func_sel;input 3:0 op_a, op_b;reg 7:0 op_result;always (func_sel or op_a or op_b)begincase (func_sel)3b000:op_result = op_a + op_b;3b0