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电机拖动：第二章：P76 2.25 2.26 做在书上。自检作业：（11月5日星期五电力电子课间交）第三章：1、2 P130第四章：1，2，3，4 P149Plc作业：（11月5日星期五电力电子课间交）第四章：1.2.3.4 。5 P124微机原理作业：（本周五电力电子第二节课下课之后截止）画图：（6264 和2764）或（62128和27128）任选一组第6章 练习第四题P232页电力电子：(大家先不要写，先检查一下题目是否有问题，等我公布收作业时间再开始写)作业51. 已知输入电压36V，输出电压5V，输出电流20A，设效率为1，开关器件用IGBT，开关频率为20KHz。（1） 试画出实现该功能的变换器电路（2） 求输入电流值（3） 若要使电感电流连续，求电感的最小值。2. 已知输入电压36V，输出电压200V，输出电流5A，设效率为1，开关器件用IGBT，开关频率为20KHz。（1） 试画出实现该功能的变换器电路（2） 求输入电流值（3） 若要使电感电流连续，求电感的最小值。下个星期估计要按排matlab的学习了 大家找王勇军拖一下要求版本7.0 Win7的用户安装一个虚拟机就可以使用了 特别提醒;下载本文档的同志们，将作业内容在寝室内相互转告，为某些不知道作业内容的、计算机组成原理精品课程资源库平台首页 计算机组成原理课程首页 课程中心 课程内容教师介绍教学大纲辅助资源典型案例问题列表课程导学流媒体课件参考教材实验大纲 其它服务 原创论文 原创论文 网站设计 免费论文 精品课程 论坛 课程首页 课程内容全部内容 课程内容教师介绍教学大纲辅助资源典型案例问题列表课程导学流媒体课件参考教材实验大纲 如果有其他问题：可以点击这里反馈给我们意见反馈网站首页参考论文参考设计更多课程计算机组成原理-课程内容内容计算机组成原理-第6章 计算机的存储系统 -6.2 主存储器6.2.1 主存储器的性能技术指标主存储器位于中央处理机CPU直接访问的位置，由随机存取存储器RAM和只读存储器ROM组成，能快速地进行读写操作。一般容量在几十KB几百MB之间。衡量一个主存储器的性能指标主要有存储容量、存储器存取时间、存储周期、可靠性和性能价格比等。（1） 存储容量在一个存储器中可以容纳的存储单元总数称为存储容量。存储单元可分为字存储单元和字节存储单元。所谓字存储单元，是指一个机器字的存储单元，相应的单元地址称为字地址；而字节存储单元，是指存放一个字节（8位二进制数码）的单元，相应的地址称为字节地址。如果一台计算机中可编址的最小单位是字存储单元，则该计算机称为按字编址的计算机；如果一台计算机中可编址的最小单位是字节存储单元，则该计算机称为按字节编址的计算机。一个机器字可以包含数个字节，所以一个字存储单元也可包含数个字节存储单元。为了描述方便和统一，目前大多数计算机采用字节为单位。在按字节寻址的计算机中，存储容量的最大字节数可由地址码的位数来确定。例如，一台计算机的地址码为n位，则可产生2n个不同的地址码，如果地址码全部利用，则其最大容量为2n个字节。当然，一台计算机设计定型以后，其地址总线、地址译码范围也已确定，因此，它的最大存储容量是确定的。而实际配置存储容量时，只能在这个范围内选择，一般主存储器实际的存储容量远远小于理论上的最大容量。存储容量的单位通常采用KB、MB、GB表示。K为210，M为220，G为230，也就是说，1KB=1024B，1MB=1024KB，1GB=1024MB。（2） 存取时间存取时间（Memory Access Time）又称存储器访问时间，是指启动一次存储器操作到完成该操作所需的时间。具体地说，存取时间从存储器收到有效地址开始，经过译码、驱动，直到将被访问的存储单元的内容读出或写入为止。（3） 存储周期存储周期又称访内周期，是指连续启动两次独立的存储器操作所需间隔的最小时间。它是衡量主存储器工作性能的重要指标。存储周期的倒数，称为存储速度。它表示每秒从存储器进出信息的最大数量，其单位用字/秒或字节/秒表示。如果用位/秒表示，还应考虑总线宽度。（4） 可靠性可靠性是指在规定的时间内，存储器无故障工作的时间。通常用平均无故障时间MTBF（Mean Time Between Failures）来衡量。MTBF越长，说明存储器的可靠性越高。（5） 性能价格比性能与价格的比值是衡量存储器经济性能好坏的综合性指标。这项指标与存储器的结构和外围电路以及用途、要求、使用场所等诸多因素有关。性能是前述四项性能的综合，价格是存储器的总价格。若用C表示存储器的总价格（成本），用S表示存储容量（以字节为单位），则每个字节的成本c=C/S（元/字节）。6.2.2 随机存取存储器随机存取存储器按其元件的类型来分，有双极型存储器和MOS型存储器两类。在存取速度和价格两方面，双极型存储器比MOS型存储器高，故双极型存储器主要用于高速的小容量存储体系。在MOS型半导体存储器中，根据存储信息机构的原理不同，又分为静态MOS型半导体存储器（简称SRAM）和动态MOS型半导体存储器（简称DRAM）。SRAM采用双稳态触发器来保存信息，只要不断电，信息就不会丢失；DRAM利用记忆电容来保存信息，使用时只有不断地给电容充电才能使信息保持。SRAM的集成度较低，功耗也较大；DRAM的集成度较高，功耗低。在现代计算机中，内存容量较大，常由DRAM构成。（1） 静态半导体存储器SRAMSRAM由存储体、地址译码电路、读写电路和控制电路组成，一个40961位的SRAM的框图如图6.6所示。图中，A0A11为地址线，用来寻址存储器中的某一个单元。Din、Dout为数据线，实现数据的输入/输出。W/R为读写控制信号线，用来实现读写操作控制。CS为片选信号线，只有当CS有效时，该芯片的地址线、数据线和读写控制线才起作用，才能实现对该存储器的读写操作。 存储体半导体存储器的存储体由多个基本存储电路组成，每个基本存储电路对应1个二进制数位。在制造半导体存储器时，常常将各个字节的同一位制造在一个器件中，比如，图6.6所示存储器内部含有4096个存储单元，每个单元包含一个基本存储电路。有时，也把各个字节的某几位制造在同一器件中，这样，一个单元包含若干个二进制位。每个单元都对应一个地址编号，就像一幢学生公寓有多个宿舍组成，每个宿舍都有对应的门牌号码一样。信息按地址进行存取，并且一个存储单元的每一位二进制位必须并行工作，同时写入或读出，所以存储单元按行、列排列成一个十分规则的阵列。一个mn的存储体矩阵如图6.7所示。每一个小方框代表一个基本存储电路，存放一位二进制数，每一横行代表一个存储单元，并行排列n个小框，表示字长为n位。每一位都有一条数据线，称作位线，编号相同的位公用一条位线，它是对外交换信息的通路。字线是经过译码后的输出线，共m条，每一条字线驱动一个存储单元，图6.7中阵列的连线保证存储体的每一个存储单元都有一个地址编码与其字线对应，任何一个存储单元的长度都是相等的，读写操作时同一地址码的n位存储位同时被驱动。 地址译码电路地址译码电路的输入信息来自于总线中的地址信号，若某一存储器的地址输入信号线有n条，则表明该存储器有2n个存储单元。地址译码电路的功能是接收总线中的地址信号并将其转换为存储体内部的存储单元选择信号。地址译码有两种方式：一种是单译码方式，相应的电路采用一维编址方式；一种是双译码电路，相应的电路采用二维编址方式。一维编址方式通常适用于小容量的存储器。若一个40961位的存储器采用一维编址方式，则其地址译码电路有12条输入线，4096条译码输出线（字线），该译码电路的输入、输出关系如图6.8所示。从该电路图中可以看到，一维编址方式在存储容量很大时会因字线过多致使存储器内部电路过于复杂而不实用，目前大容量存储器多采用二维编址方式。二维编址方式采用双译码电路，一个叫X地址译码电路，另一个叫Y地址译码电路。若每一个有n/2个输入端，它可以译出2n/2个输出端，那么两个译码器交叉译码的结果，共可译出2n/22n/2=2n个输出状态，其中n为地址信号线的数目。但此时译码输出只有2n/2+2n/2=2n/2+1根，与一维译码电路相比，大大节省了译码输出线。40961位存储器的二维编址方式如图6.9所示，4096个存储单元排列成6464的矩阵，它需要12根地址信号线。其中X地址译码电路的输入信号为A0A5，输出信号为64(=26)条，分别选中存储矩阵中的063行。Y地址译码电路的输入信号为A6A11，输出信号为64(=26)条，分别选中存储矩阵中的063列，控制各列的位线控制门。例如，输入地址信号为111111000000，X方向的A0A5为000000，X地址译码输出选中第0行，Y方向的A6A11为111111，Y地址译码输出选中第63列，第63列的位线控制门打开，故最后译码的结果选中右上角的（0，63）这个存储单元。通常来说，一个具有mm个存储单元的存储器如果采用一维编址方式，则需m2 条字选线，若采用二维编址方式，则只需2m条字选线就可以了，因此存储器内部电路大大简化。 读写电路和控制电路存储器的基本操作是读操作和写操作，所以组成存储体的结构除了存储体和地址译码器以外，还有读写控制电路和控制信号输入输出流向的I/O电路。图6.10是一个二进制位的读写控制和I/O电路的示意图。读写控制电路由门电路1、2组成，输入端“读写命令R/W”接受CPU的读写命令，确定存储器的操作性质。当R/W=1是读操作命令，R/W=0是写操作命令。I/O电路内有三个门电路组成的逻辑电路连接到计算机的数据总线上。在存储器读操作时，CPU不但要把读出单元的地址送到地址总线上，由X、Y地址译码器译码输出信号驱动选定的单元，将存储的信息送到位线上，而且还要将读命令R/W=1加到存储器上，使门1产生读控制信号R=1，打开I/O电路中的门3，位线上的信息通过门3送上数据总线，完成存储信息的读操作。在存储器写操作时，读写控制电路接受写命令R/W=0后，门2产生写命令W=0，打开门4，数据总线上的信息送入I/O电路的位线。在此同时，地址译码器已经对写地址信息进行译码，位控门导通，位线上的信息加到被选中的那个存储位上，强制存储位变为与输入数据一致的状态，到此完成信息写入存储器的操作。（2） SRAM存储器的组织及其寻址静态RAM存储器常用在主存规模较小的微型计算机中，静态RAM存储器的读写操作时序与微型计算机系统总线的读写操作时序基本匹配，因此，它需要较少的外围电路就可直接与系统总线相连，内存的扩充非常方便。中央处理器发出的读写操作信号通过系统总线实现对存储器的读写操作，其过程主要分为以下三步： 由地址总线给出地址信号。 通过控制总线发出相应的读操作信号或写操作信号。 在数据线上实现数据传送。因此，存储器与系统总线的连接也要实现对应的三类信号线的连接，即地址线的连接、控制线的连接、数据线的连接。对于用户来说，拥有的存储器容量往往是有限的，它在字数和字长方面与微型计算机系统总线的要求存在着差异，所以需要在字的方向和位的方向两方面进行扩充才能满足容量的要求。通常有下列四种方法。 位扩展法位扩展法是进行位数的扩充（加大字长），存储器的字数与系统的要求相同。例如某一微型计算机的字长为8位，要求扩展为8K8的存储器，而采用的存储器芯片的规格是8K1，此时就需进行位扩展。在存储器扩展时，首先要计算出所需的存储器芯片的数量。计算的方法是：用需扩展的总容量去除以一片存储器芯片的容量。用8K1的存储器芯片组成8K8的存储容量，需要的芯片数量是8片（ 8K8/ 8K1=8）。8K8的存储容量需用13条地址线、8条数据线，地址线的数目与存储器芯片的地址线数目相同，因此，只需将对应的系统总线的地址线与存储芯片的地址线连在一起即可。存储芯片的数据线只有一条，可将8片存储芯片的每条数据线分别连到8条数据线上。在这种连接方式中，没有片选信号的要求，可将存储芯片的片选信号CS直接接地。位扩展法的原理图如图6.11所示。 字扩展法字扩展法是指增加存储器中的字数量，而位的数量保持不变。静态RAM存储器进行字扩展时，将各芯片的地址线、数据线、读写控制线并联，与系统总线相应的地址线、数据线、读写控制线连接，而片选信号用来区分各芯片的地址范围。字扩展法的关键是各芯片地址范围的确定，即片选信号的连接。片选信号用系统地址总线的高位地址经译码器译码得到，常用的译码器是24译码器、38译码器和416译码器。图6.12是用4片16K8位的芯片组成64K8位存储器的原理图。64K8的存储容量需16条地址线，8条数据线，16K8的存储器芯片有14条地址线，8条数据线。图中，系统数据线的D0D7分别与存储器的D0D7相连，系统地址总线A0A13分别与存储器的A0A13相连，而A14、A15经译码器分别与存储器芯片的4个片选信号连接。这4片存储器的地址空间分配如表6.1（见书180页）所示。由表6.1可以得到，扩展的64K8存储器的地址范围是0000HFFFFH，其中芯片1的地址范围是0000H3FFFH，芯片2的地址范围是4000H7FFFH，芯片3的地址范围是8000HBFFFH，芯片4的地址范围是C000HFFFFH。 字位扩展法在存储器扩展时，通常在字向和位向都要扩展。例如在一个字长为16位的微型计算机系统中扩展存储器，若采用的存储器字长为8位，且存储容量小于扩展的要求，就需要在字向和位向都进行扩展；在一个字长为8位的微型计算机系统中扩展存储器，若采用的存储器芯片字长为4位，存储容量小于扩展的要求，同样需要位向和字向的扩展。一个存储容量为MN位的存储器，若用LK位的存储器芯片组成，这个存储器总共需要M/LN/K片存储器芯片。图6.13为一个存储器字位扩展的例子，存储器由Intel 2114芯片经字位扩展而成，该存储器芯片的容量为1K4，要求扩展的容量为4K8位，所以整个存储器共需8片Intel 2114芯片。Intel 2114芯片本身有地址线10条（A0A9）、数据线4条（D0D3）、一条片选信号CS和一条读写控制信号WE。系统扩展4K8位存储器，提供地址线12条（A0A11），数据线8条，因此每两片Intel 2114组成一组，构成8位字长的存储器组。系统地址总线的低10条（A0A9）对应地连接到Intel 2114的地址线，高两位地址线A11、A10连到24译码器的输入端，译码器产生4个译码输出信号，每一个信号分别连接4组存储器的中一组。数据总线的高4位数据（D7D4）连接到存储器序号位为奇数的存储器芯片，低4位数据（D3D0）连接到存储器组序号为偶数的存储器芯片。系统读写控制信号WE与Intel 2114对应的WE信号相连。存储器扩展的地址分配如表6.2（见书181页）所示。表6.2可以得到，扩展的4K8存储器的地址范围是000HFFFH，其中芯片组1的地址范围是000H3FFH，芯片组2的地址范围是400H7FFH，芯片组3的地址范围是800HBFFH，芯片组4的地址范围是C00HFFFH。 用不同规格的存储器芯片扩展存储器用不同规格的存储器芯片扩展存储器，地址范围的分配问题较为复杂，因此，除了考虑字扩展和位扩展外，应特别注意地址译码和存储器片选信号的连接。下面以具体的例子说明。设系统要求扩展32K8位的存储器，提供的存储器芯片是：4K4的芯片4片，8K8的芯片3片。扩展32K8位的存储器需15条地址线（A0A14），8条数据线（D0D7）。4片4K4的存储器芯片构成8K8的存储器，每两片为一组，每组4K8位；3片8K8的存储器芯片构成24K8的存储器，每片一组。这32K8位存储器的地址范围分配如表6.3（见书182页）所示。同样，系统扩展考虑控制线的连接、数据线的连接和地址线的连接。1） 控制线的连接控制线的连接较简单，只要将控制总线的读写控制信号WE与每一存储器芯片的读写控制线WE直接相连即可。2） 数据线的连接芯片组3、4、5的存储器芯片都为8位数据宽度，将对应的8位数据线与系统数据总线相连即可。芯片组1、2由4片4K4的存储器芯片组成，每组两片，每片的数据宽度为4位，因此，将每组其中一片的4位数据线连接到系统数据总线的D7D4，另一片连接到D3D0。3） 地址译码线的连接不同规格芯片的连接，关键在于译码器输入线与输出的选择。对于输入线来说，通常以容量最小的芯片为基础。因此,容量大的芯片其片内高位地址线也要参加译码，例如8K8位芯片的A12要参加译码，才能保证整个存储器地址的连续。本例以最小容量4K4位的存储器为基础，32K是4K的8倍，故选用38译码器，74LS138 38译码器的引脚图及功能表如图6.14所示。根据38译码器的功能表和地址分配表6.3,用A14、A13、A12三位地址线作译码输入，译码输出共8条线，由上到下，000选择第一组芯片，001选择第二组芯片，第三组至第五组为8K8位的芯片，有8K个单元，是第一、第二组芯片4K个单元的两倍，需用两条译码输出线选择，故各增加与门一个，由010和011共同选择第三组芯片，由100和101共同选择第四组芯片，110和111共同选择第五组芯片。因此，可以得到如图6.15所示的存储器扩展原理图。另外，若系统地址总线有16条，A15地址线未参加译码，它可随机出现0、1两种情况，若将其加于A14A0决定的任何一个地址码上，可以出现两种不同的地址码。这种现象称为地址的重合。由于A15未参加译码，因此又称部分译码。部分译码时必定会出现地址重合或覆盖现象。如果A15一起参加译码，则称全译码。全译码无地址重合的现象，此时，多出的地址范围空置。要实现全译码只需将A15与74LS138的G1相连，此时地址码的最高位为1；或将A15与74LS138的G2a或G2b相连，此时地址码的最高位为0。（3） 动态RAM和SRAM一样，DRAM也是由许多基本存储电路按照行和列来组成的。DRAM是以MOS管栅极和衬底间电容上的电荷来存储信息的，由于MOS管栅极上的电荷会因漏电而泄放，故存储单元中的信息只能保持若干毫秒。为此，要求在1ms3ms中周期性地刷新电容上的电荷，而DRAM本身是不具有刷新功能的，这就必须附加刷新逻辑电路。另外，DRAM将地址分为行地址和列地址，行地址和列地址分时复用，以减少引脚数目，因此，DRAM的扩展比较复杂。那么，在设计存储器时，为什么还常常用DRAM器件呢？这主要有以下三个方面的原因。 DRAM的集成度高。SRAM的一个基本存储电路通常由六个晶体管组成，而DRAM的一个基本存储电路由四个、三个甚至一个晶体管组成。因此，在一片半导体芯片上制造动态RAM，就可以容纳更多的基本存储电路，即位密度得到显著的提高。用DRAM来组成一定容量的存储器，所用的器件要比采用SRAM器件大大减少。 DRAM的功耗低。同样为一个基本存储电路，动态RAM为一个晶体管，而SRAM为六个晶体管，一个晶体管的功耗比六个晶体管的功耗要低得多。 DRAM的价格低廉。如果按位来计算，DRAM比SRAM要便宜得多。不过，DRAM需要更多的逻辑电路支持，所以，如果要建立的存储系统容量比较小，那么，从总的经济角度来看，几乎谈不上什么优点。但是，在存储容量比较大时，DRAM价格低廉的优点就会很显著。1) DRAM的组成早期在IBM PC/XT微型计算机上使用的DRAM是4164芯片。在此以4164为例来说明DRAM的组成。4164是64K1位的芯片，采用双列直插式封装，其结构框图如图6.16所示。64K存储器需16条地址线，为了减少封装引脚数，动态RAM将地址线分为行地址和列地址两部分，行、列地址共用8条地址线，采用分时复用的方法访问存储器单元。在访问存储器某一单元时，先将低8位地址（A0A7）作为行地址，由行地址选通信号RAS将其锁存到行地址缓冲器，再由行地址译码器产生256个译码输出选择信号；然后将高8位地址（A8A15）作为列地址，由列地址选通信号CAS将其锁存到列地址缓冲器，再由列地址译码器产生256个译码输出选择信号。行、列地址选择线的交叉组合即可对64K位不同单元进行寻址。4164芯片的存储器体由4个128128存储体组成，每个存储体与一个128位读出放大器相连，经I/O门控电路及输出缓冲器，将存储体中的每一位选择连接到数据总线上。2） DRAM的刷新DRAM的存储单元是以电容中的电荷存储信息，如果它处于静态时，电容中的信息将因电荷泄漏而逐渐消失。为了保持存储信息的不变，必须反复对存储单元进行充电，以恢复原来的内容，这个过程称为刷新。DRAM的MOS存储单元电路采用类似“读”操作的方式进行刷新。读出过程恢复存储单元的MOS栅极电容电荷，并保持原单元的内容不变。读出过程又叫再生过程。在再生过程中，只发行地址选择，不发片选信号和列地址，每次再生一行。因此，每次对存储器的每一行进行读出，就可对存储器的每一个单元进行刷新。CPU或微型计算机中的其他主控部件对存储器的读写操作也能对对应的存储单元进行刷新，但这些读写操作是随机的，有些单元可能因长时间得不到访问而丢失信息。因此，刷新必须是定时的。对存储器上下两次刷新时间的间隔称为刷新周期，一般来说，刷新周期为1ms3ms。定时刷新由专门的控制逻辑电路来完成，它不依赖于外部的访问，所以对CPU来说是透明的。常用的刷新方法有集中式、分散式和异步式三种。、集中式刷新所谓集中式刷新，是指在允许的最大刷新周期内，根据存储容量的大小和存取周期的长短，集中安排一段刷新时间，在刷新时间内停止读写操作。例如，某一动态RAM由128128存储矩阵组成，存取周期为0.5s，连续刷新128行，共需128个读周期，即一次刷新的总时间为64s。若刷新周期为2ms，那么，2ms内有4000个读写操作。在这4000个读写操作内，前面3872个周期用来进行读写或维持信息，后面128个周期用来刷新。集中式刷新时间分配图如图6.17（a）所示。由此图可以看出，在读写操作时，不进行刷新操作，因此，读写操作不受刷新操作影响，读写速度较高。但在刷新时，必须停止读写操作。这段不能进行读写操作的时间称为“死区”。在本例中，这段“死区”占4000个周期中的128个，故死时间率为32%。“死区”随存储矩阵行数的增加而增加，对于256256存储矩阵来说，死时间率增加一倍。为了减少“死区”的时间，对于大容量的动态RAM芯片，可以采用在一个刷新周期内同时刷新多行的方法，以减少刷新周期数。、分散式刷新分散式刷新是指把每行存储单元的刷新分散到每个读写周期内进行，即把系统对存储器的访问周期分为两段，前一段用来读写数据或使存储器处于保持状态，后一段用来对存储矩阵的一行进行刷新。分散式刷新时间分配图如图6.17（b）所示。这种刷新方式增加了系统对存储器的存储时间，如动态RAM芯片的存储时间为0.5s，则系统对存储器的存储时间为1s。对于前述128128存储矩阵的芯片来说，这个存储器刷新一遍需要128s，就是以128s作为间隔时间。这种刷新方法避免了“死区”，但加长了存储器的存储时间，降低了整机的处理速度。而且刷新时间过于频繁，没有充分利用所允许的最大刷新间隔时间。这种方式不适用于高速存储器。、异步式刷新异步式刷新是上述两种方法的结合，它充分利用最大间隔时间并使“死区”缩短。对于128128存储矩阵的芯片来说，每行的刷新间隔时间是2ms/128，即每隔15.6s刷新一行。在2ms内分散地对128行轮流刷新一遍，刷新一行是只停止一次读写操作时间。这样，对每一行来说，刷新时间仍为2ms，而“死区”的长度则缩短为0.5s。异步式刷新时间分配图如图6.17（c）所示。消除“死区”的方法，还可以采用不定期的刷新方法。即可以把刷新时间安排在CPU不访问内存的时间内进行。这种刷新方法没有单独占用CPU的时间，也没有“死区”，效率最高，但是，刷新的控制线路较复杂。3） DRAM扩展应用举例如前所述，DRAM采用行、列地址复用的方法来减少引脚数目，且DRAM在使用时需要刷新，因此，DRAM的扩展和SRAM的扩展不同，它需要专门的电路来实现控制。下面以DRAM控制器8203与DRAM 2164配合为例，说明DRAM的扩展方法。8203和2164的连接关系如图6.19所示。2164内部有4个128128的基本存储电路，它们合起来组成64K1位的存储容量。但是，2164对外只有8条引脚A7A0，即行地址和列地址共用同一组引脚，这样，就要靠时序来区分是行地址还是列地址。8203与2164的连接8203接受系统总线的地址信号后，先输出行地址，同时输出一个RAS负脉冲，作为行地址的选通信号；然后输出列地址，同时输出一个CAS负脉冲，作为列地址的选通信号。行地址和列地址的最高位用来确定当前操作针对4个矩阵中的哪一个。在内存刷新周期中，最高位地址不用，这样，4个矩阵同时被刷新，用128个刷新周期就可以对64KB整个刷新一遍。64KB是由8片2164芯片构成，这8片芯片的地址线和选通信号线分别连接在一起，因此，可以将它们看成4个1281288的立体矩阵。8203在设计时，已经考虑了使其输出信号和2164的输入要求进行很好的配合。由OUT7OUT0先后提供行地址和列地址，CAS和WE则为模块中所有的2164提供列地址选通信号和写信号。8203的地址输出和2164的输入正好相位相反，不过，这不会引起什么问题，只是在地址线上为全“0”时，实际上存取的是行地址和列地址为全“1”的字节。在8203和2164相连时，体选输出端只有RAS0和RAS1可用，也就是说，一般情况下，一块