实验三 4选1多路选择器设计实验.doc

实验三 4选1多路选择器设计实验1、 实验目的 进一步熟悉QuartusII的VHDL文本设计流程、组合电路的设计仿真和测试。2、 实验原理 四选一多路选择器设计时，定义输入S为标准以内漏记为STD_LOGIC,输出的信号y的数据类型定义为2位标准逻辑矢量位STD_LOGIC_VECTOR( 1 DOWNTO 0 ).使用LIBRATY语句和USE语句，来打开IEEE库的程序包STD_LOGIC_1164.ALL。当输入信号时，程序按照输入的指令来选择输出，例如输入信号为“00”时，将a的值给y，进而输出y的值，输入信号为“11”是，将a的值给y，进而输出y的值。若输入信号是已经定义的四个信号之外的值时（即当IF条件语句不满足时），输出值为x，并将x的值给输出信号z。这样即可实现四选一数据选择的功能。三、实验仪器（1）配套计算机及Quartus II 软件 四、实验内容 实验内容一：根据以下流程，利用QuartusII完成四选一多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。 实验内容二：在试验系统上硬件测试，验证此设计的功能。对于引脚锁定以及硬件下载测试。输出信号接蜂鸣器。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制S0，S1，可使蜂鸣器输出不同音调）。 实验内容三：对VHDL不同描述方式的四选一多路选择器进行硬件实验，比较他们的特性。五、程序设计 其示意框图如下：其中输入数据端口为a、b、c、d，s1、s2为控制信号，Y为输出。 令s1s2=“00”时，输出Y=a； 令s1s2=“01”时，输出Yb； 令s1s2=“10”时，输出Y=c；令s1s2=“11 时，输出Y=d； 4 选 1 数 据 选 择 器 a 输入 b Y 数据 c d S1 s2真值表如下：输入输出X s1 s2 Y a 0 0 ab 0 1 bc 1 0 c d 1 1 d六、 VHDL仿真实验（1）建立文件夹E：alteraledashiyanmux41a,启动QuartusII软件工作平台，打开并建立新工程管理窗口，完成创建工程。图1 利用New Project Wizard创建工程mux41a(2) 打开文本编辑。NEWVHDL File相应的输入源程序代码存盘为mux41a.vhd.。图2 选择编辑文件类型源程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41a IS PORT (a,b,c,d,s0,s1:IN STD_LOGIC; y:OUT STD_LOGIC); END ENTITY mux41a;ARCHITECTURE one OF mux41a IS SIGNAL S:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN S y y y yNULL; END CASE; END PROCESS; END ARCHITECTURE one;(3) 综合运行，检查设计是否正确。图3 全程编译无错后的报告信息(4) 生成symbol。图4 生成symbol(5) 建立波形编辑文件进行功能仿真，仿真结果如下图所示。图5 设置时钟CLK的周期图6 仿真波形输出报告 从上图时序仿真可以看出： s1s2=“00”时，输出y=a； s1s2=“01”时，输出y=b； s1s2=“10”时，输出y=c； s1s2=“11 时，输出Y=d；（6）查看RTL电路。选择Tools-Net