电子钟——合肥工业大学数字逻辑课程设计报告.doc

一）设计题目:电子钟二）设计任务和基本要求: 1.实验台上的六个数码管显示时、分、秒；2.能使电子钟复位(清零)；3.能启动和停止电子钟运行；4.在电子钟停止运行状态下，能够修改时、分、秒的值；5.具有报时功能，整点时喇叭鸣叫。三）所用主要器件和设备: 1、TDS 系列数字电路实验系统2、ISP 系统可编程器件以及数字逻辑课程实验所用部分中、小规模集成电路等3、PC 计算机4、ISP1032E 可编程逻辑器件以及数据选择器、触发器、移位寄存器、计数器及基本门电路等5、在Windows 平台上运行的ispLEVER 编程软件 四）设计思想: 数字钟电路的基本结构由两个 60 进制计数器和一个24 进制计数器组成，分别对秒、分、小时进行计时，当计时到23 时59 分59 秒时，再来一个计数脉冲，则计数器清零，重新开始计时。当数字钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计数信号时、分、秒的计时结果通过6 个数码管来动态显示。数字钟除了能够正常计时外，还应能够对时间进行调整。因此，通过模式选择信号MOD1、MOD2 控制数字钟的工作状态，即控制数字钟，使其分别工作于正常计时，调整分、时和设定分、时5 个状态。当数字钟处于计时状态时，3 个计数器允许计数，且秒、分、时计数器的计数时钟信号分别为CLK,秒的进位, 分的进位;当数字钟处于调整时间状态时，被调的分或时会一秒一秒地增加；当数字钟处于定时状态时，可以设定小时和分；当计时到所设定的时刻时，会响闹钟 五）设计步骤及程序: pause是暂停键，当暂停时set1与set2分别控制调节为时还是为分或是为秒。exam提供一个模拟上升沿，hh，hl，mh，ml，sh，sl分别控制小时高位，低位，分钟高位，分钟低位，秒高位，低位。thh，thl，tmh，tml，tsh，tsl分别表示时分秒变化的中间变量。alarm表示闹钟是否报时library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clock isport( clk:in std_logic; clr:in std_logic; pause:in std_logic; set1:in std_logic; set2:in std_logic; clk1:in std_logic; alarm:out std_logic; hh,hl,mh,ml,sh,sl:out std_logic_vector(3 downto 0) );end clock;architecture behavioral of clock issignal count:integer range 0to 1000;signal thh,thl,tml,tmh,tsh,tsl:std_logic_vector(3 downto 0);signal exam:integer;begin process(clk,clk1,clr,pause,set1,set2) begin alarm=0; if(clr=0)then hh=0000; hl=0000; mh=0000; ml=0000; sh=0000; sl=0000; thh=0000; thl=0000; tmh=0000; tml=0000; tsh=0000; tsl=0000; count=0; exam=0;elsif(clk=1and clkevent)then if(pause=1)then if(count=999)then count=0; if(thh=0010and thl=0011and tmh=0101and tml=1001and tsh=0101and tsl=1001)then thh=0000; thl=0000; tmh=0000; tml=0000; tsh=0000; tsl=0000; elsif(tsl=1001)then tsl=0000; if(tsh=0101)then tsh=0000; if(tml=1001)then tml=0000; if(tmh=0101)then tmh=0000; if(thl=1001)then thl=0000; thh=thh+1; else thl=thl+1; end if; else tmh=tmh+1; end if; else tml=tml+1; end if; else tsh=tsh+1; end if; else tsl=tsl+1; end if; else count=count+1; end if; elsif(pause=0and (clk1=1and exam=0)then exam=1; if(set1=1and set2=0)then if(thh=0010and thl=0011)then thh=0000; thl=0000; elsif(thl=1001)then thl=0000; thh=thh+1; else thl=thl+1; end if; elsif(set1=0and set2=1)then if(tmh=0101and tml=1001)then tmh=0000; tml=0000; elsif(tml=1001)then tml=0000; tmh=tmh+1; else tml=tml+1; end if; elsif(set1=0and set2=0)then if(tsh=0101and tsl=1001)then tsh=0000; tsl=0000; elsif(tsl=1001)then tsl=0000; tsh=tsh+1; else tsl=tsl+1; end if; end if; end if; if(clk1=0)then exam=0; end if; hh=thh; hl=thl; mh=tmh; ml=tml; sh=tsh; sl=tsl; if( tmh=0000and tml=0000and tsh=0000and tsl=0000)then alarm=1; end if; end if; end process;end behavioral;六）实验结果: 1.当clk提供一个时钟脉冲，闹钟开始计时，当暂停键pause为1时，时钟按标准时钟运行2当pause为0时，可以调节时钟，当set1=0，set2=0时，调节秒，当set1=0，set2=1时为调节分，当set1=1，set2=0时为调节时3.当整点时，时钟会自动鸣笛。七）心得体会: 经过一个星期的课程设计，经历的困难一语难尽。整个课程设计期间我们失落过，也曾一度热情高涨。从开始时满富盛激情到最后汗水背后的复杂心情，点点滴滴无不令我们回味无长。 生活就是这样，汗水预示着结果也见证着收获。劳动是人类生存生活永恒不变的话题。通过实习，我才真正领略到“艰苦奋斗”这一词的真正含义。我想说，设计确实有些辛苦，但苦中也有乐，在如今浮躁的生活中，很少有机会能静下心来做一个设计，但我们可以，一个团队的任务，一起的工作可以让我们有说有笑，相互帮助，配合默契。 在一次次的试验中，我们收获的不仅是电路设计的技能更加是耐心和经验，还有做课程设计的心态。一根线的错误直接影响着最后的结果，这就让我们每一根线都接的仔细。最让人苦恼的是完全按设计的接线，结果却依然不对，这时候，我们需要