毕业论文基于CPLD的高速时钟电路论文（终稿）.doc

毕业论文基于CPLD的高速时钟电路论文（终稿） 第1章绪论本章介绍了论文的研究背景、目的和意义，并对国内外频率合成技术的发展和动向做了简要综述，最后介绍了本论文的研究内容安排。 1.1研究背景及意义随着信号处理技术的飞速发展，高速信号处理已逐渐成为了信号处理领域的研究热点。 而作为高速信号处理系统中的一个重要组成部分，时钟源(频率源)已成为雷达、通信、测试仪器等电子系统实现高性能指标的关键。 因此，如何设计出一个高效、高稳定性的时钟子系统成为一个头等重要的问题1。 该课题主要针对高速信号处理领域中，系统所需的高性能稳定的高速时钟电路的设计进行研究。 在不同的系统中，根据系统设计指标的要求不同，时钟电路所提供的时钟频率也不同。 对现代无线通信来说，将晶体振荡器的高频率稳定性与LC振荡器的宽可调性结合起来的方法是必要的。 在频率合成中我们找到了这两种性能。 频率合成是从一个单一频率的低频晶体振荡器中产生多种特别精确频率的一种方法。 在大多数接收机、发射机、收发报机和测试设备中，频率合成是产生各种频率的主要技术。 到目前为止，最普遍的频率合成方法是利用锁相环技术（PLL）2。 ADF4360-7是ADI公司xx年推出的一款低功耗的PLL芯片，具有很宽的工作频带，输出频率范围为3501800MHz，且其内部集成了VCO，由外部电感值设定不同的工作频段，方便了锁相环路的设计。 本项目利用CPLD为高速时钟电路提供可编程配置，控制PLL芯片ADF4360-7，使高速时钟电路具有较宽的时钟输出频率范围。 1.2频率合成技术的研究现状频率合成器是电子系统的心脏，是决定电子系统性能的关键设备，随着通信、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展，对频率合成器提出了越来越高的要求。 频率合成技术是将一个或多个高稳定、高精确度的标准频率经过一定变换，产生同样高稳定度和精确度的大量离散频率的技术。 频率合成理论自20世纪30年代提出以来，已取得了迅速的发展，逐渐形成了目前的4种技术直接频率合成技术、锁相频率合成技术、直接数字式频率合成技术和混合式频率合成技术。 直接式频率合成器是最先出现的一种合成器类型的频率信号源。 这种频率合成器原理简单，易于实现。 直接模拟式频率合成器是由一个高稳定、高纯度的晶体参考频率源，通过倍频器、分频器、混频器，对频率进行加、减、乘、除运算，得到各种所需频率。 直接合成法的优点是频率转换时间短，并能产生任意小的频率增量。 但用这种方法合成的频率范围将受到限制。 更重要的是，直接模拟式频率合成器不能实现单片集成，而且输出端的谐波、噪声及寄生频率难以抑制。 因此，直接模拟式频率合成器已逐渐被锁相式频率合成器、直接数字式频率合成器取代。 锁相式频率合成器是采用锁相环（PLL）进行频率合成的一种频率合成器。 它是目前频率合成器的主流，可分为整数频率合成器和分数频率合成器。 在压控振荡器与鉴相器之间的锁相环反馈回路上增加整数分频器，就形成了一个整数频率合成器。 通过改变分频系数，压控振荡器就可以产生不同频率的输出信号，其频率是参考信号频率的整数倍，因此称为整数频率合成器。 输出信号之间的最小频率间隔等于参考信号的频率，而这一点也正是整数频率合成器的局限所在。 由于单环PLL频率合成器难于同时满足合成器在频带宽度、频率分辨率和频率转换时间等多方面的性能要求，因此，现代通信与电子设备中采用多环PLL频率合成器、吞除脉冲式锁相环频率合成器或锁相环分数频率合成器。 在多环频率合成器中，使用多个锁相环路。 如在三环锁相频率合成器中，高位环提供频率间隔较大的较高频率输出，低位环提供频率间隔较小的较低频率输出，加法环将前两部分加起来，从而获得既有较高的工作频率，频率分辨率也很高，又能快速转换频率的合成信号输出。 在实际应用中，特别是在超高频工作情况下，为获得较大范围的频率选择（较多的频率数）和较小的步进频率，多采用吞除脉冲式锁相环频率合成器。 直接数字频率合成（DDS）技术是20世纪80年代末，随着数字集成电路和微电子技术的发展出现的一种新的数字频率合成技术，它从相位量化的概念出发进行频率合成。 DDS技术与传统的频率合成技术相比，具有频率分辨率高、相位噪声小、稳定度高、易于调整及控制灵活等优点。 尽管DDS技术有很多优点，但它也并不十分完美。 其主要不足是合成信号的频率较低、频谱不纯。 PLL技术具有高频率、宽带、频谱质量好等优点，但其频率转换速度低。 DDS技术则具有高速频率转换能力、高度的频率和相位分辨能力，但目前尚不能做到宽带，频谱纯度也不如PLL。 混合式频率合成技术利用这两种技术各自的优点，将两者结合起来，其基本思想是利用DDS的高分辨率来解决PLL中频率分辨率和频率转换时间的矛盾。 通常有DDS激励PLL和DDS附加PLL两种基本方案。 在DDS激励PLL方案中，使DDS在某个频率附近产生精细的频率步进，并且DDS的输出作为PLL的标准输入信号，同时将PLL设计成倍频环，将DDS产生的信号倍频到所需的频率范围内。 通过采用高的鉴相频率（DDS的输出频率）来提高PLL的转换速度，并利用DDS的高分辨率来保证小频率间隔。 DDS附加PLL方案是在环路中插入混频器，使DDS和PLL的输出相加，为了使PLL具有很小的频率转换时间，PLL可采用高鉴相频率，而DDS小的频率间隔则可保证输出频率的精细变化。 早期的频率合成器主要由分立元器件来实现。 80年代以来，微电子技术和计算机技术的飞速发展，使得频率合成器趋于全集成化，所有电路都集成在一块芯片上。 频率合成器的发展趋势是频率更高、系统功能更强、制作工艺更先进、集成度更高、成本更低、系列品种更加完善。 双环或多环锁相式频率合成器、DDS与锁相式混合的频率合成器已经实现单片集成。 频率合成器已经与通信系统收发信机的射频电路集成在一起，形成了集接收机、发射机、频率合成器于一体的SOC芯片3,4。 1.3研究内容及章节安排本设计的主要工作是利用CPLD芯片EPM240T100对PLL芯片ADF4360-7进行配置，使它输出理想的波形。 运用Altium Designer6.7软件进行电路原理图和PCB的设计。 运用VHDL语言，使用Quartus II软件对CPLD进行编程。 最终实现一个高速时钟电路。 为达到这一目的，本设计主要完成了以下工作?锁相式频率合成器工作原理研究；?CPLD芯片EPM240T100的使用方法研究，以及PLL芯片ADF4360-7的工作原理和操作方法研究；?硬件系统原理设计、硬件开发流程研究；?了解硬件描述语言的特点以及开发流程，学习使用VHDL语言为CPLD编程，掌握Quartus II软件的功能以及具体的使用方法；?ADF4360-7配置程序的编写；?软件的仿真和调试、硬件系统调试以及系统的整体调试，系统性能的测试和分析。 具体章节的内容安排如下第1章简单介绍了课题的研究背景，研究目的和意义，以及频率合成技术的兴起和研究现状；第2章介绍了锁相式频率合成技术的原理以及PLL芯片ADF4360-7的工作原理和使用方法；第3章介绍了基于CPLD的高速时钟电路的系统整体方案以及各个硬件模块设计方案的提出和修正，各个主要模块核心器件的选择以及硬件设计方法；第4章介绍了硬件描述语言HDL的概念以及发展，介绍了目前应用最广泛的两种硬件描述语言VHDL和Verilog HDL的特点，并且对二者的优势和劣势进行了对比。 介绍了基于CPLD的高速时钟电路软件设计的具体流程以及操作方法；第5章分别对系统的软硬件部分进行了调试，调试无误后进行了系统的整体调试。 对系统的输出信号进行了测试，并且对其进行分析。 第2章锁相式频率合成技术及ADF4360-7频率合成部分是高速时钟电路系统中的关键，本章主要介绍了锁相式频率合成技术的原理，并且介绍了一款典型的PLL芯片ADF4360-7的工作原理。 2.1锁相式频率合成技术锁相技术是一种相位负反馈技术，它是通过比较参考振荡的输出信号与VCO(压控振荡器)输出信号分频后的相位。 取出与这两个信号的相位差成正比的电压作为误差电压来控制VCO的频率，达到使其与输入信号频率相等的目的。 其中，鉴相器比较两输入信号的相位，将差值转换成电压输出。 低通滤波器滤除鉴相器输出电压中的高频成分和噪声，取出平均分量去控制VCO的频率。 VCO是频率受电压控制的振荡器，理想的频率受控特性应为线性的。 它的输出分频后送到鉴相器的已输入端，提供负反馈。 图2.1是锁相式整数频率合成器的原理框图。 rfRfVfofe V图2.1锁相式整数频率合成器原理框图图2.1中，在VCO的输出端和鉴相器的输入端之间的反馈回路中加入了一个?N的可变分频器。 高稳定度的参考振荡器信号Rf经R次分频后，得到频率为rf的参考脉冲信号。 同时，压控振荡器的输出经N次分频后，得到频率为Vf的脉冲信号，两个脉冲信号在鉴频鉴相器进行频率或相位比较。 当环路处于锁定状态时，输出信号频率oVrfNfNf?(2.1)显然，只要改变分频比N，即可实现输出不同频率的of，从而实现由rf合成of的目的。 其输出频率点间隔rff?。 由于单环PLL频率合成器难于同时满足合成器在频带宽度、频率分辨率和频率转换时间等多方面的性能要求，因此，在现代通信与电子设备中采用多环PLL频率合成器、吞除脉冲式锁相环频率合成器或锁相环分数频率合成器5,6。 在多环频率合成器中，使用多个锁相环路。 如在三环锁相频率合成器中，高位环提供频率间隔较大的较高频率输出，低位环提供频率间隔较小的较低频率输出，加法环将前两部分加起来，从而获得既有较高的工作频率，频率分辨率也很高，又能快速转换频率的合成信号输出。 在实际应用中，特别是在超高频工作情况下，为获得较大范围的频率选择（较多的频率数）和较小的步进频率，多采用吞除脉冲式锁相环频率合成器，如图2.2所示。 其实现方法为，在M分频器与压控振荡器之间插入高速双模前置分频器（?P与?（P+1）和吞除脉冲计数器A，最终得到总频计数分频比 (1)()NA PPMAPMA?(2.2)输出信号频率为()orfPMA f?(2.3)可见，频率范围扩展了P倍，而频率间隔仍然保持为较小的rf。 吞除脉冲锁相式整数环频率合成器是一种在通信、雷达等领域中得到广泛应用的器件，它的最大特点是频率间隔小、工作频率高。 锁相式分数频率合成器的输出信号频率不必是参考信号频率的整数倍，可以是参考信号频率的小数倍。 如果参考电压用rf表示，输出电压用of表示，那么输出信号和参考信号的关系可以表示为/orfNK Mf?(2.4)其中，K和M为整数，0KM?，而M决定了小数频率合成器的精度。 小数频率合成器输出信号的最小频率间隔即输出频率精度由参考信号频率和小数频率合成器的分辨位数决定。 由此可见，小数频率合成器在支持较高频率的参考信号的同时可以获得很高的输出频率精度。 小数频率合成器有多种实现方式，其中?小数频率合成器是最成功的实现方式3。 rfRfVfofe V图2.2吞除脉冲式锁相环频率合成器2.2PLL芯片ADF4360-7ADF4360-7是个集成的整数-N合成器和压控振荡器(VCO)。 它的中心频率由外置电感决定。 这允许频率范围从350MHz到1800MHz。 另外还有一个二分频可选择，这样使用者可以得到175MHz900MHz的RF输出。 ADF4360-7对所有芯片上的寄存器的控制使用一个简单的3线控制。 它工作电压在3.0V到3.6V之间，在不使用的时候也能关断。 芯片的主要特征为超宽的频率输出范围；3.03.6V的电源电压；可编程双模分频器；可编程电荷泵（CP）；模拟和数字相位锁定检测等。 该芯片适用于无线手持设备(DECT，GSM，PCS，DCS，WCDMA)、测试设备、无线LNAs等。 它的工作原理如图2.3所示。 该芯片主要由低噪声数字鉴相器，精确电荷泵，可编程参考分频器，可编程A、B计数器及双模前置分频器(PP+1)等部件组成。 数字鉴相器用来对R计数器和N计数器的输出相位进行比较，然后输出一个与二者相位误差成比例的误差电压。 鉴相器内部还有一个可编程延迟单元，用来控制翻转脉冲的宽度，这个翻转脉冲保证鉴相器的传递函数没有死区，因此，降低了相位噪声和参考杂散。 精确电荷泵采用可编程电流设置完成输出。 可编程参考分频器实际上是一个14bt的R计数器，主要完成对外部恒温晶振进行分频，分频比的范围是116383，从而得到参考频率。 可编程A、B计数器及双模前置分频器(PP+1)共同完成主分频比N(N=BP+A)，双模前置分频器(PP+1)也是可编程的，P的取值有几种模式89，1617，3233，6465。 芯片通电后，锁存器的输入顺序是这样的1，R计数锁存器；2，控制锁存器；3，N计数锁存器。 控制锁存器和N计数锁存器之间需要有时间间隔，使ADF4360在最初设置时有短暂过渡2。 图2.3ADF4360-7工作原理在本设计中，CPLD通过三线接口控制芯片寄存器。 ADF4360-7的控制时序如图2.4所示。 其中，1t、7t不小于20ns，236ttt、不小于10ns，45tt、不小于25ns。 在每个时钟信号(CLK)的上升沿将数据锁存人移位寄存器；并在LE(加载使能信号)的上升沿将数据转移到相应的锁存器)，使频率合成器芯片完成对参考频率的R分频和对VCO输出频率的N分频。 将这两个分频后的信号进行相位比较，然后产生一个与二者的相位差成比例的线性电压。 从电荷泵输出端口CP输出，经过三阶环路滤波器滤掉高频干扰信号后，得到一稳定电压来控制VCO的输出频率，使最终的信号频率锁定在某个频点上7。 图2.4ADF4360-7控制时序ADF4360系列的数字部分包括了24位的输入移位寄存器，14位的R计数器和一个由5位A计数器和13位B计数器组成的18位的N计数器(此处的R、N计数器与前面提到的R、N计数锁存器不同，此处R计数器14位，N计数器18位，而R、N计数锁存器都是24位，且R、N计数锁存器仅用在初始化和输入信号发生变化时)。 外部参考频率经过可编程的14位R计数器分频，得到鉴频鉴相器(PFD)所需的参考时钟，分频比的范围是116383。 可编程A、B计数器与双模前置分频器(P/P+1)(双模前置分频器的分频数由换模信号控制，可以在P与P+l之间切换，其取值有四种模式8/9，16/17，32/33，64/65)共同完成主分频比N(N=BP+A)(B为二进制的13位计数器的预分频比38191，A为二进制的5位吞脉冲计数器的预分频比031)。 R和N计数器分频后的信号输入鉴频鉴相器(PFD)，并产生一个与它们的相位差成比例的输出。 图2.5是一个简化的原理图。 可见PFD还包括了一个可编程延迟单元，用来控制反脉冲的宽度(由R计数锁存器中的DB17和DB16两个字节控制)。 这个脉冲确保了PFD的传递函数没有盲区，因此降低了相位噪声和参考边频。 压控振荡器VCO是输出信号频率随输入信号控制电压变化的振荡器。 ADF4360系列的VCO核用了相互重叠的8个带宽，使其在没有高的VCO灵敏度、相噪和杂散较低的情况下可以覆盖一个较宽的频率范围。 VCO核心的工作电流可在四档中编程选择5mA，10mA，15mA和20mA。 这个由控制锁存器中的PC1字节和PC2字节控制。 通过外接合适的电感EXTL(两个完全相同的电感接在L1和L2端口)，在接通电源时或者任何情况下N计数锁存器被更新时，频带选择逻辑就会自动选择VCO工作的正确频带。 图2.5PFD简易原理图和时序图(锁定时)由于ADF4360-7输出的中心频率由外部电感设置，他们之间的对应关系可由下面公式得出1/21/26.2?(0.9)oEXTFpFnHL?(2.5)其中oF是输出的中心频率，EXTL是外部电感值8-12。 2.3本章小结本章介绍了锁相式频率合成技术的分类以及各分类的工作原理，重点介绍了ADI公司的PLL芯片ADF4360-7的工作原理，为高速时钟电路硬件的设计工作做了铺垫。 第3章基于CPLD的高速时钟电路硬件电路设计硬件是高速时钟电路的主体，只有硬件电路设计得当，软件才有发挥作用的平台。 因此，无论是设计方案选取，还是各个器件的选取，都至关重要。 而PCB的设计也对硬件系统的性能有很大的影响。 3.1设计方案设想及技术指标3.1.1整体设计方案设想系统整体方案的框图如图3.1所示，高速时钟电路主要由频率合成器和主控芯片组成，利用主控芯片控制频率合成器输出理想的频率，然后将高速时钟信号输出到SMA接口上，可使用频谱分析仪观察输出信号是否正确。 拨码开关可控制CPLD是否发送控制字，进而控制高速时钟电路是否工作。 发光二极管可起指示作用，方便调试。 图3.1系统整体方案框图3.1.2系统设计指标?高速时钟电路时钟输出频率范围至少在400MHz1.5GHz；?输出功率范围-14dBm-6dBm；3.2频率合成部分的实现频率合成部分可采用分立元件设计频率合成器，也可以直接使用集成芯片。 由于本设计输出频率要求较高，用分立元件很难实现，另外使用分立元件还会增大电路板面积，硬件调试也比较复杂，所以选择使用集成芯片来完成频率合成部分的工作。 目前常用的频率合成芯片有DDS和PLL芯片两种。 DDS具有高速频率转换能力、高度的频率和相位分辨能力，但目前尚不能做到宽带，频谱纯度也不如PLL13。 PLL技术具有高频率、宽带、频谱质量好等优点，但其频率转换速度低3。 由于本设计要求有较高的输出频率，而对频率转换的速度，以及频率和相位的分辨能力等要求不高，所以选用PLL芯片做频率合成器。 本设计要求输出频率至少为400MHz1.5GHz，而ADI公司的PLL芯片ADF4360-7的输出频率范围为350MHz1.8GHz14，满足本设计的要求，所以选择了这款芯片。 ADF4360-7的工作原理见第二章。 时钟电路部分的原理图如图3.2所示。 3.3主控芯片的选取本设计中，主控芯片有单片机、DSP以及CPLD/FPGA几种类型可供选择。 3.3.1使用单片机作为主控芯片单片机具有价格便宜、硬件电路简单、软件编程容易上手等优点，是很多系统的首选控制芯片。 不过单片机处理速度不高，内部资源有限，这也限制了它在很多场合的应用。 图3.2时钟电路原理图3.3.2使用DSP作为主控芯片数字信号处理器DSP（Digital SignalProcessor）具有强大的运算功能和快速的处理能力。 DSP主要用于数字信号处理领域，非常适合高密度，重复运算及大数据容量的信号处理。 但是DSP价格高昂，而且软、硬件设计都比较复杂。 3.3.3使用CPLD/FPGA作为主控芯片CPLD/FPGA内部具有大量组成数字电路的最小单元门电路，而这些门电路并没有固定怎样连接，门电路的连接可通过编程的方法加以设计，同时输入/输出脚的连接可自己设置，故这种电路给我们带来了极大的方便15,16。 单片机处理速度不高，而DSP价格过高，而且两者都是通过串行执行指令来实现特定功能，实时性不够好，而FPGA/CPLD则可实现硬件上的并行工作，实时性更好，更适合用来控制高速时钟电路;另一方面，虽然FPGA/CPLD器件在功能开发上是软件实现的，但物理机制却和纯硬件电路一样，十分可靠。 所以本设计最终选择使用CPLD/FPGA作为主控芯片。 根据技术指标的要求，本设计中CPLD/FPGA选择了ALTERA公司的MAXII系列CPLD芯片EPM240T100。 3.4电源模块CPLD芯片EPM240T100和PLL芯片ADF360-7都不能在5V电压下工作，都需要3.3V的工作电源电压，本设计采用电源芯片LT1764为CPLD和ADF4360-7将5V电压转换成3.3V。 电源电路原理图如图3.3所示。 图3.3电源电路3.5本章小结本章介绍了本设计中各个模块方案以及具体器件的选取，以及各主要模块的硬件设计方法，提出了系统的硬件工作方案。 为软件部分的顺利进行打下了基础。 第4章基于CPLD的高速时钟电路软件设计硬件设计完成后，便可以开展软件的设计了。 软件可以说是本系统的大脑，如果软件设计不合理，硬件部分做得再好也难以得到充分的发挥。 不过在开始软件设计之前，首先要对CPLD编程所需的硬件描述语言HDL有所了解。 4.1硬件描述语言HDL4.1.1硬件描述语言简介硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。 利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。 然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。 接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。 目前，这种高层次(high-level-design)的方法已被广泛采用。 据统计，目前在美国硅谷约有90%以上的ASIC和FPGA采用硬件描述语言进行设计。 硬件描述语言HDL的发展至今已有20多年的历史，并成功地应用于设计的各个阶段建模、仿真、验证和综合等。 到20世纪80年代，已出现了上百种硬件描述语言，对设计自动化曾起到了极大的促进和推动作用。 但是，这些语言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。 因此，急需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。 20世纪80年代后期，VHDL和Verilog HDL语言适应了这种趋势的要求，先后成为IEEE标准。 目前最主要的硬件描述语言是VHDL和Verilog HDL。 VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。 现在，随着系统级FPGA以及系统芯片的出现，软硬件协调设计和系统设计变得越来越重要。 传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。 硬件描述语言为适应新的情况，迅速发展，出现了很多新的硬件描述语言，像Superlog、SystemC、Cynlib C+等等，但应用都不广泛17。 4.1.2Verilog HDL与VHDL 1、Verilog HDL简介Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。 被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。 数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL语言具有下述描述能力设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。 所有这些都使用同一种建模语言。 此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。 因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。 语言从C编程语言中继承了多种操作符和结构。 Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。 但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。 当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。 Verilog HDL语言最初是于1983年由Gateway DesignAutomation公司为其模拟器产品开发的硬件建模语言。 那时它只是一种专用语言。 由于他们的模拟、仿真器产品的广泛使用，Verilog HDL作为一种便于使用且实用的语言逐渐为众多设计者所接受。 在一次努力增加语言普及性的活动中，Verilog HDL语言于1990年被推向公众领域。 Open VerilogInternational（OVI）是促进Verilog发展的国际性组织。 1992年，OVI决定致力于推广Verilog OVI标准成为IEEE标准。 这一努力最后获得成功，Verilog语言于1995年成为IEEE标准，称为IEEE Std13641995。 下面列出的是Verilog硬件描述语言的特点?基本逻辑门，例如and、or和nand等都内置在语言中。 ?用户定义原语（UDP）创建的灵活性。 用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。 ?开关级基本结构模型，例如pmos和nmos等也被内置在语言中。 ?提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。 ?可采用三种不同方式或混合方式对设计建模。 这些方式包括行为描述方式使用过程化结构建模；数据流方式使用连续赋值语句方式建模；结构化方式使用门和模块实例语句描述建模。 ?Verilog HDL中有两类数据类型线网数据类型和寄存器数据类型。 线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。 ?能够描述层次设计，可使用模块实例结构描述任何层次。 ?设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。 ?Verilog HDL不再是某些公司的专有语言而是IEEE标准。 ?人和机器都可阅读Verilog语言，因此它可作为EDA的工具和设计者之间的交互语言。 ?Verilog HDL语言的描述能力能够通过使用编程语言接口（PLI）机制进一步扩展。 PLI是允许外部函数访问Verilog模块内信息、允许设计者与模拟器交互的例程集合。 ?设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RTL）到算法级，包括进程和队列级。 ?能够使用内置开关级原语在开关级对设计完整建模。 ?同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。 ?Verilog HDL能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。 这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。 ?在行为级描述中，Verilog HDL不仅能够在RTL级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。 ?能够使用门和模块实例化语句在结构级进行结构描述。 ?Verilog HDL的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。 ?Verilog HDL还具有内置逻辑函数，例如&（按位与）和|（按位或）。 ?对高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。 ?可以显式地对并发和定时进行建模。 ?提供强有力的文件读写能力。 ?语言在特定情况下是非确定性的，即在不同的模拟器上模型可以产生不同的结果18,19。 2、VHDL简介VHDL的英文全名是Very-High-Speed IntegratedCircuit HardwareDescriptionLanguage,诞生于1982年。 1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。 自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。 此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。 1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。 现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。 有专家认为，在新的世纪中，VHDL与Verilog语言将承担起大部分的数字系统设计任务。 VHDL主要用于描述数字系统的结构、行为、功能和接口。 除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。 VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,即端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。 在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。 这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 应用VHDL进行工程设计的优点是多方面的。 下面是VHDL语言的特点?与其它的硬件描述语言相比，VHDL，具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。 强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件已不成问题，只是在综合与优化效率上略有差异。 ?VHDL最初是作为一种仿真标准格式出现的，因此VHDL既是一种硬件电路描述和设计语言，也是一种标准的网表格式，还是一种仿真语言，其丰富的仿真语句和库函数，使得在任何大系统的设计早期（即尚未完成），就能用于查验设计系统的功能可行性，随时可对设计进行仿真模拟。 即在远离门级的高层次上进行模拟，使设计者对整个工程设计的结构和功能的可行性作出决策。 ?VHDL语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计的再利用功能，符合市场所需求的，大规模系统高效、高速的完成必须由多人甚至多个开发组共同并行工作才能实现的特点。 VHDL中设计实体的概念、程序包的概念、设计库的概念为设计的分解和并行工作提供了有力的支持。 ?对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动地把VHDL描述设计转变成门级网表。 这种方式突破了门级设计的瓶颈，极大地减少了电路设计的时间和可能发生的错误，降低了开发成本。 应用EDA工具的逻辑优化功能，可以自动地把一个综合后的设计变成一个更高效、更高速的电路系统。 反过来，设计者还可以容易地从综合和优化后的电路获得设计信息，反回去更新修改VHDL设计描述，使之更为完善。 ?VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。 正因为VHDL的硬件描述与具体的工艺技术和硬件结构无关，VHDL设计程序的硬件实现目标器件有广阔的选择范围，其中包括各系列的CPLD、FPGA及各种门阵列实现目标。 ?由于VHDL具有类属描述语句和子程序调用等功能，对于已完成的设计，在不改变源程序的条件下，只需改变端口类属参量或函数，就能轻易地改变设计的规模和结构19。 3、VHDL与Verilog HDL的比较一般的硬件描述语言可以在三个层次上进行电路描述，其层次由高到低依次可分为行为级、RTL级和门电路级。 具备行为级描述能力的硬件描述语言是以自顶向下方式设计系统级电子线路的基本保证。 而VHDL语言的特点决定了它更适于行为级（也包括RTL级）的描述，难怪有人将它称为行为描述语言。 Verilog属于RTL级硬件描述语言，通常只适于RTL级和更低层次的门电路级的描述。 由于任何一种语言源程序，最终都要转换成门电路级才能被布线器或适配器所接受，因此VHDL语言源程序的综合通常要经过行为级RTL级门电路级的转化，而Verilog语言源程序的综合过程要稍简单，即经过RTL级门电路级的转化。 与Verilog相比，VHDL语言是一种高级描述语言，适用于电路高级建模，比较适合于FPGA/CPLD目标器件的设计，或间接方式的ASIC设计。 随着VHDL综合器的进步，综合的效率和效果将越来越好。 Verilog语言则是一种较低级的描述语言，更适用于描述门级电路，易于控制电路资源，因此更适合于直接的大规模集成电路或ASIC设计。 显然VHDL和Verilog主要的区别在于逻辑表达的描述级别。 VHDL虽然也可以直接描述门电路，但这方面的能力却不如Verilog语言；反之，Verilog在高级描述方面不如VHDL。 Verilog语言的描述风格接近于电路原理图，从某种意义上说，它是电路原理图的高级文本表示方式。 VHDL语言适于描述电路的行为，然后由综合器根据功能（行为）要求来生成符合要求的电路网络。 由于VHDL和Verilog各有所长，市场占有量也相差不多。 VHDL描述语言层次较高，不易控制底层电路，因而对VHDL综合器的综合性能要求较高。 但是当设计者积累一定经验后会发现，每种综合器一般将一定描述风格的语言综合成确定的电路，只要熟悉基本单元电路的描述风格，综合后的电路还是易于控制的。 VHDL入门相对稍难，但在熟悉以后，设计效率明显高于Verilog，生成的电路性能也与Verilog的不相上下。 在VHDL设计中，综合器完成的工作量是巨大的，设计者所做的工作就相对减少了；而在Verilog设计中，工作量通常比较大，因为设计者需要搞清楚具体电路结构的细节。 目前，大多数高档EDA软件都支持VHDL和Verilog混合设计，因而在工程应用中，有些电路模块可以用VHDL设计，其它的电路模块则可以用Verilog设计，各取所长，已成为目前EDA应用技术发展的一个重要趋势9-14。 VHDL和Verilog HDL两种语言各有所长，由于搜集到的关于VHDL语言的资料较多，Verilog HDL方面的资料较少，所以本设计选用VHDL语言为CPLD编程17-20。 4、VHDL/Verilog HDL开发流程用VHDL/Verilog HDL语言开发可编程逻辑器件的完整流程为1.文本用任何文本器都可以进行，也可以用专用的HDL环境。 通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件；2.功能仿真将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）；3.逻辑综合将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。 逻辑综合软件会生成.edf（edif）的EDA工业标准文件；4.布局布线将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内；5.时序仿真需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。 （也叫后仿真）；6.编程下载确认仿真无误后，将文件下载到芯片中20。 4.2软件设计本设计的软件设计使用Quartus II软件来完成。 Quartus II是ALTERA公司的第四代可编程逻辑器件开发软件，它提供了一个完整搞笑的设计环境，非常容易适应具体的设计需求。 同时Quartus II开发软件提供了易用的设计输入、快速的编译和直接易懂的期间编程。 Quartus II设计软件通过PowerFit适配技术和LogicLock增强技术提高了设计的效率，支持百万门级的设计，并且为第三方工具提供了无缝接口。 软件部分主要是设计一个ADF4360-7的配置模块，通过对R、C、N三个寄存器写24bit控制字完成配置。 图4.1Quartus II编程界面4.2.1ADF4360-7配置ADF4360-7主要由低噪声数字鉴相器(PD)、精密电荷泵、可编程参考分频器R、可编程A，B寄存器和一个双模分频器构成。 在这里，随模式控制的高低电平不同，双模分频器采用两个不同的分频模数P和P+1，双模分频器的输出同时驱动两个可编程分频器，它们分别预置在A和B(A 通过这一完整的周期，合成器的分频比为N=(P+1)A+P(B-A)=PB+A。 则双模分频器输出的频率为PDFf(鉴相频率)，如下式所示2()() (1)oPDFfPDFfPDFffNBPABA PAP?(4.1)ADF4360-7芯片提供8/9或16/17两种计数模式，一般情况下，当输出频率较高的时候选用16/17计数器,输出频率较低的选用8/9计数器。 of进行A次(P+1)分频和(N-A)次P分频，最终输出为()/oifBPAf R?(4.2)在ADF4360-7中预置数的范围为38191，A预置数的范围为031，其分频比可以通过A和B寄存器的值设定，由ADF4360-7的芯片资料可知，在设置寄存器参数时,必需满足BA且有N(P2-P)14。 4.2.2软件设计流程 1、配置模块的生成根据该芯片的配置时序以及上述公式，选择参考时钟为10MHz，最终输出200MHz，按公式计算出各个参数后，通过对R、C、N三个寄存器写24bit控制字即可完成配置。 由于该系统中10NCF?，因此C寄存器和N寄存器之间的时间间隔T必须满足10Tms?。 首先，新建一个工程，保存后在这个工程里新建一个VHDL文件，根据上述要求并参照ADF4360-7的相关资料编写出ADF4360-7配置模块的VHDL程序。 VHDL程序编写完成后，生成对应的元件符号。 图4.2即为生成的ADF4360-7的配置模块。 图4.2ADF4360-7配置模块ADF4360-7配置模块的程序流程图如图4.3所示。 图4.3ADF4360-7配置模块程序流程图 2、图表文件的生成生成配置模块后，新建一个图表文件，将配置模块放置在图表文件中，并连接相应的输入、输出端，如图4.4所示。 图4.4图表文件内部连接 3、创建波形文件图表文件配置完成后，新建一个波形文件，导入相应的输入、输出端，设定好各个时间参数，配置各个输入端，如图4.5所示。 图4.5波形文件若编译无误，进行仿真后便可以得出仿真的波形结果。 具体仿真结果将在下一章介绍。 4、管脚配置软件仿真无误后，便可以将各输入、输出端口配置到CPLD的实际管脚上。 管脚配置界面如图4.6所示。 配置好管脚便可以将程序下载到CPLD芯片中了。 图4.6引脚配置界面图4.3本章小结本章首先介绍了硬件描述语言，之后对目前最常用的两种硬件描述语言VHDL语言和Verilog HDL语言的特点进行了分析和对比，了解这些有助于软件部分的顺利完成。 其后介绍了软件部分的设计流程，主要是ADF4360-7配置程序的编写。 由于时间关系，按键、发光二极管等扩展模块都没有用到。 另外，配置模块发送的数据只能预先设定，不能由外部输入，使得整个系统使用起来方便性降低。 完成了软件设计，便可以进行下一步，开展系统调试了。 第5章系统调试及性能分析5.1硬件调试PCB板制作完成后便对其进行了焊接，因为电源芯片LT1764的PCB封装画反了，所以焊接的时候是反过来焊的。 焊接结束便对其进行了测试。 经检测，电路板焊接无误，没有虚焊或短路的现象。 拨码开关可正常工作，晶振也可以正常起振。 程序也可以正常下载。 5.2软件调试软件调试主要是通过观察仿真波形完成。 图5.1为R、C、N三个寄存器的输出结果，三个窄脉冲分别为配置R、C、N三个寄存器的串行输出数据，为了保证C寄存器和N寄存器之间的时间间隔T必须满足msT10?，因此仿真时间相对加长，保证三个脉冲都能出现。 图5.1R、C、N三个寄存器输出时序结果图5.2-图5.4分别将其中R、C、N寄存器的串行输出结果放大显示，可看出24bit输出数据通过spi_out对器件进行配置。 将仿真结果与ADF4360-7的控制时序要求进行比较，确定达到了要求，可以正常配置ADF4360-7。 图5.2R寄存器配置数据输出结果图5.3C寄存器配置数据输出结果图5.