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文档简介
Xilinx ISE Design Suite14.7开发流程1、打开ISE Design Suite14.72、新建项目 File-New Project（一般新建一个文件夹来保存项目）3、选择设备平台（我这里是basys2开发板的，所以我根据这款板子选择配置）4、项目总览5、项目创建完成6、新建源文件选择Verilog Module 填入File Name 然后next端口可设置可不设置（这里我先设置了）文件总览7、编写硬件代码8、编译文件，编译通过后可以查看RTl视图，或者添加ucf约束文件，也可以做仿真（参考ISim仿真）9、添加ucf约束文件，跟建院文件一样，不过这里选择IMplementation Constraints File ，填写File name ，然后next，接着finish10、编写约束文件10、再次编译11、配置目标设备12、下载到板子上边缘扫描初始设备（有的同学可能扫描不到设备，这可能是驱动没装好）选择文件选完之后不选SPi or BPI PROM 选 no（一般测试不选，如果要固化就可以选择）确定一下文件是否选对了烧录 在第一颗芯片右键，然后点Program烧录成功13、观察板子现象（如果不正常，可查一下自己的代码有没有问题或者
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