计算机组成原理实验指导书.doc

目 录实验一 一位全加器的设计与仿真2实验二 四位全加器的设计与仿真3实验三 32位浮点乘法器的设计与仿真4实验四 简单运算器的设计与仿真5实验五 一位比较器的设计与仿真6实验六 八位比较器的设计与仿真7实验七 1/2分频器的设计与仿真8实验八 二选一多路选择器的设计与仿真9实验九 四选一多路选择器的设计与仿真10实验十 3-8译码器的设计与仿真11实验十一 触发器的设计与仿真12实验十二 移位寄存器的设计与仿真13实验十三 存储器设计与仿真14实验十四 同步FIFO的设计与仿真15实验十五 状态机的设计与仿真17实验十六 控制器设计与仿真18实验一 一位全加器的设计与仿真实验目标：设计一个一位全加器模型并编写测试程序进行仿真测试。实验要求：设计模块名称fulladd，输入端口a，b，c_in。输出端口sum,c_out。编写的测试程序要保证测试充分。 利用公式 sum= abc_in c_out=ab+(ab)c_in实验二 四位全加器的设计与仿真实验目标：利用实验一实现的模块设计一个四位全加器并仿真测试。实验要求：设计模块名称fulladd_4bit，输入端口a，b，c_in。输出端口sum,c_out。测试要充分。实验三 32位浮点乘法器的设计与仿真实验目标：设计一个32位浮点乘法器并仿真测试。实验要求：浮点数包含一位符号位，8位阶码和23位尾数。浮点数乘法运算步骤参考教科书第六章相关内容。实验四 简单运算器的设计与仿真实验目标：设计一个运算器模型，并进行仿真测试。实验要求：运算器的字长为32位，至少能够实现加法、减法、逻辑与、逻辑或四种运算，并产生N(结果为负)、Z(结果为零)、V(结果溢出)、C(进位)四个标志位。要求采用层次化的建模方法，即先搭建低层模块，然后再逐级搭建高层模块。实验五 一位比较器的设计与仿真实验目标：设计一个一位数据比较器模型，并进行仿真测试。实验要求：比较a与b，如果a和b相同，则给出结果1，否则给出结果0。实验六 八位比较器的设计与仿真实验目的：设计一个字节（8位）的比较器，并进行仿真测试。实验要求：比较两个一字节数据a7:0，b7:0的大小，如a7:0大于b7:0，则输出1，否则输出0。实验七 1/2分频器的设计与仿真实验目标：设计一个1/2分频器，并进行仿真测试。实验要求：实现1/2分频器的分频、复位功能。实验八 二选一多路选择器的设计与仿真实验目标：设计一个二选一多路选择器，并进行仿真测试。实验要求：当控制信号s1为低电平时，输出out与输入a相同，否则与b相同。实验九 四选一多路选择器的设计与仿真实验目标：设计一个四选一多路选择器，并进行仿真测试。实验要求：当s1,s0均为低电平时，输出i0；当s1为低电平，s0为高电平时，输出i1；当s1为高电平，s0为低电平时，输出i2；当s1,s0均为高电平时，输出i3。实验十 3-8译码器的设计与仿真实验目标：设计一个3-8译码器，并进行仿真测试。实验要求：输入信号为3位的in，输出信号为8位的out，实现3-8译码器的功能。实验十一 触发器的设计与仿真实验目标：设计一个触发器，并进行仿真测试。实验要求：当时钟上升沿来时，将输入信号输出。实验十二 移位寄存器的设计与仿真实验目标：设计一个移位寄存器，并进行仿真测试。实验要求：时钟上升沿时，判断清零信号clr的取值，如果clr为高电平，寄存器清零；否则寄存器内数据左移1位，并把输入信号din的值放入寄存器的最低位，输出寄存器内的数据。实验十三 存储器设计与仿真实验目标：设计一个寄存器堆模型，并进行仿真测试。实验要求：该寄存器堆具有32个32位的寄存器，并具有2个读端口和1个写端口。采用层次化的建模方法，即先搭建低层模块，然后再逐级搭建高层模块。注意测试的完备性。实验十四 同步FIFO的设计与仿真实验目标：用16*8 RAM实现一个同步先进先出（FIFO）队列设计并仿真测试。实验要求: 由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。顶层信号定义：信号名称I/O功能描述源/目标备注RstIn全局复位（低有效）管脚ClkIn全局时钟管脚频率10Mhz;占空比：50%Wr_enIn低有效写使能管脚Rd_enIn低有效读使能管脚Data_in7：0In数据输入端管脚Data_out7：0Out数据输出端管脚EmptyOut空指示信号管脚为高时表示fifo空FullOut满指示信号管脚为高时表示fifo满顶层模块划分及功能实现该同步fifo可划分为如下四个模块，如图1所示：存储器模块（RAM）用于存放及输出数据；读地址模块(rd_addr)用于读地址的产生；写地址模块（wr_addr）用于写地址的产生标志模块（flag_gen）-用于产生FIFO当前空满状态。图1同步FIFO的模块划分实验十五 状态机的设计与仿真实验目标：实现如图所示的一个具有4个状态的有限状态机并仿真测试。实验要求：同步时钟为Clock，输入信号为A和Reset，输出信号为K2和K1。状态的转移在同步时钟（Clock）的上升沿时发生，往哪个状态的转移取决于目前所在的状态和输入的信号（Reset和A），如下图。实验十六 控制器设计与仿真实验目标：设计一个多周期处理机控制器，并进行仿真测试。实验要求：该处理机能够实现下页表所示的指令系统。要求把指令的执行分为以下5个步骤，每个步骤用一个时钟周期。1、取指令及PC+1周期2、指令译码、读寄存器及转移周期3、ALU执行或者存储器地址计算周期4、ALU指令结束周期或者存储器访问周期5、写回周期该多周期处理机的数据路径如下控制信号定义：参见上图，数据路径所需要的控制信号如下：WRITEPC：PC写使能信号，为1时，CLK上升沿把PC输入端的数据写入PC； SELLDST：存储器地址输入选择，为1时，选ALU计算出的地址，为0选PC； WRITEMEM：写存储器使能信号，由store指令产生；WRITEIR：IR写使能信号，为1时，CLK上升沿把由PC访问到的指令写入IR； SELLOAD：寄存器堆数据输入选择，为1时选存储器输出，为0选ALU输出；SELST：执行store指令时，从寄存器堆Q2端口读出寄存器rd的内容；WRITEREG：写寄存器堆使能信号；SELALUA：ALU A输入端选择，0选寄存器RS1,1选PC;SELALUB：ALU B输入端选择，00选寄存器RS2,01选立即数IM，10选1，11选偏移量;ALUOP：ALU操作控制码；WRITEZERO：写标志寄存器ZERO的使能信号；多周期处理机的控制部件电路结构多周期处理机的状态转移图状态：完成某些特定功能的一个时钟周期，例如我们把取指令周期定义为一个状态，把指令译码周期定义为下一个状态。状态之间的转化发生在时钟上升沿。对于同一个问题，状态的定义和划分可以是不同的。下面给出一种多处理机的状态划分方案。见下图：多周期处理机的状态转移表其中：RR=and+or+add+sub(寄存器-寄存器操作);RI=andi+ori+addi+subi(寄存器-立即数操作);BR=branch+bne+be