高级数字系统设计(老田)

大 连 东 软 信 息 学 院高级数字系统设计与验证实验报告实验名称Verilog-HDL逻辑编程与仿真实验成绩（评语）教师签字日期学时姓 名老田学号11160xxxx班级同组同学老田实验时间实验地点实验目的或要求了解基于FPGA的数字系统设计流程，熟悉DE2-115开发板资源及EDA工具的使用，掌握电路设计、逻辑综合、仿真、布局布线、下载的方法和操作，完成加法器和计数器功能模块的设计与实现。Part 1: 熟悉EDA开发工具1、加法器代码。2、加法器编译后综合报告截图，并指明有多少逻辑单元。3、逻辑验证正确后，对验证波形图截图。注意要包含信号名。Part 2: 4位串行进位加法器的设计与实现1、 编写RTL代码，使用Quartus开发工具完成对加法器的编译。观察综合报告，查看逻辑单元的数量和传输延时。2、 编写testbench文件，在modelsim工具中对加法器进行逻辑验证，通过波形图判断逻辑是否正确。3、 正确配置开发板引脚，综合后生成FPGA开发板的下载文件，下载到开发板后进行实际功能验证。Part 3: 4位超前进位加法器1、 对超前进位和行为级加法器进行仿真，对比电路逻辑图，Logic elements数量。2、 使用超前进位加法器设计驱动七段数码管，正确显示计算结果。Part 4:计数器设计1、计数器设计要求：ABCD：计数初值；Q：计数输出；LD：计数初始值输入使能；CLR：计数器清零；EN：计数使能；U/D：上行下行计数。每个时钟上升沿计数器自动计数一次。2、当计数到15时，输出END_COUNT1，否则END_COUNT=0实验内容（算法、程序、步骤和方法）Part 1: 熟悉EDA开发工具1、加法器代码：adder_tianchuyang.vmodule adder_tianchuyang(A_in,B_in,C_in,S_out,C_out);input A_in,B_in,C_in;output S_out,C_out;assign S_out=A_inB_inC_in;assign C_out=(A_in&B_in)|(A_in&C_in)|(B_in&C_in);endmoduleadd_tianchuyang_test.v module add_tianchuyang_test;/ Inputsreg A_in;reg B_in;reg C_in;/ Outputswire S_out;wire C_out;/ Instantiate the Unit Under Test (UUT)adder_tianchuyang uut (.A_in(A_in), .B_in(B_in), .C_in(C_in), .S_out(S_out), .C_out(C_out);initial begin/ Initialize InputsA_in = 0;B_in = 0;C_in = 0;/ Wait 100 ns for global reset to finish#10A_in = 1;B_in = 0;C_in = 0;#10A_in = 0;B_in = 1;C_in = 0;#10A_in = 0;B_in = 0;C_in = 1;#10A_in = 1;B_in = 0;C_in = 1;#10 A_in = 0;B_in = 1;C_in = 1;#10A_in = 1;B_in = 0;C_in = 1;#10A_in = 1;B_in = 1;C_in = 1;#10 $finish;/ Add stimulus hereendendmodule2、加法器编译后综合报告截图：有2个逻辑单元3、 验证波形截图Part 2: 4位串行进位加法器的设计与实现1、 串行进位加法器代码:module adder4_tianchuyang (cout,sum,a,b,cin);output3:0 sum;output cout;input3:0 a,b;input cin;full_add1 f0(a0,b0,cin,sum0,cin1);full_add1 f1(a1,b1,cin1,sum1,cin2);full_add1 f2(a2,b2,cin2,sum2,cin3);full_add1 f3(a3,b3,cin3,sum3,cout);endmodule2.testbench代码:module adder4_tianchuyang_test;reg3:0 a,b;reg cin;wire3:0 sum;wire cout;integer i,j;adder4_tianchuyang adder(cout,sum,a,b,cin);always #5 cin=cin;initialbegina=0;b=0;cin=0;for(i=1;i16;i=i+1)#10 a=i;endinitialbeginfor(j=1;j16;j=j+1)#10 b=j;endinitial begin$monitor($time,%d + %d + %b=%b,%d,a,b,cin,cout,sum);#160 $finish;endendmodule3 加法器编译后综合报告截图，并指明有多少逻辑单元有八个逻辑单元4、逻辑验证正确后，对验证波形图截图。注意要包含信号名。Part 3: 4位超前进位加法器1、 超前进位和行为级加法器编译后综合报告截图，逻辑单元对比。超前进位加法器编译后综合报告截图：超前进位加法器电路逻辑图:Ripple（RTL）Look ahead（RTL）BehavioralLogic elements886Part 4:计数器设计1、 计数器设计框图（模块图）。2、 计数器代码。module counter_tianchuyang(CLR,CLK,Q);inputCLR,CLK;output 1:0 Q;reg 1:0 Q;always (posedge CLK or negedge CLR)if(!CLR)Q=0;elseif(Q=3)Q=0;elseQ=Q+1;endmodule3、 testbench代码timescale 1ns/1nsmodule tianchuyang_test;reg CLR,CLK;wire 1:0 Q;parameter STEP=200;counter_tianchuyang counter(CLR,CLK,Q);always #(STEP/2) CLK=CLK;initialbeginCLR=1;CLK=0;#(STEP/10)CLR=0;#(STEP/5)CLR=1;#(7.5*STEP)$finish;ende