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EDA重点总结范文 一、填空题（20分,每空格1分） 1、一般把EDA技术的发展分为CAD、CAE、EDA(ESDA)三个阶段。 2、EDA设计流程包括设计准备、设计输入、设计处理、器件编程四个步骤。 3、EDA的设计验证包括功能仿真、时序仿真、器件测试三个过程。 4、EDA的设计输入包括文本输入、波形输入、图形输入。 5、当前最流行的并成为IEEE标准的硬件描述语言包括VHDL和Verilog HDL。 6、将硬件描述语言转化为硬件电路的重要工具软件称为HDL综合器。 7、VHDL设计实体的基本结构由库、实体、结构体、程序包和配置等部分组成。 8、实体和结构体是设计实体的基本组成部分，他们可以构成最基本的VHDL程序。 9、在VHDL的端口声明语句中，端口方向包括in、out、buffer和inout。 10、VHDL的数据对象包括常数constant、变量variable和信号signal，它们是用来存放各种类型数据的容器。 11、VHDL的操作符包括逻辑操作符、关系操作符、算术操作符和符号操作符。 12、VHDL的顺序语句只能出现在进程process、函数function和过程procedure中，是按照书写顺序自上而下，一条一条执行。 13、VHDL的进程（process）语句是由顺序语句组成的，但其本身却是并行语句。 二、简答（20分，每小题5分） 1、简述VHDL程序的基本结构。 库 （1）library ieee;程序包 （2）use ieeestd_logic_1164.all;实体 （3）entity实体名is结构体 （5）architecture结构体名of实体名is若答出配置也可加1分配置 2、简述信号与变量的区别。 信号延时赋值，变量立即赋值 （2）信号的代入使用=，变量的代入使用:=； （4）信号在实际的硬件当中有对应的连线，变量没有 （5） 3、进程语句是设计人员描述结构体时使用最为频繁的语句，简述其特点。 ?它可以与其它进程并发执行，并可存取结构体或实体中所定义的信号； (1)?进程结构中的所有语句都是按顺序执行的； (2)?为了启动进程，在进程结构中必须包含一个显式的敏感信号量表或者包含一个wait语句； (4)?进程之间的通信是通过信号量的传递来实现的。 (5) 三、判别下列程序的对错，并改正有错的程序 1、library ieee;use ieee.std_logic_1164.all;entity testis port(d,clk:in std_logic;q:out std_logic);end test;architecture oneof testis beginprocess(clk)begin wait until clkevent andclk=1q=d;end process;end one; 1、错。 含有Wait语句的进程的敏感列表不能有信号。 可去掉进程后的敏感列表中的信号clk或将waituntil语句改为用if语句实现时钟上升沿 2、library ieee;use ieee.std_logic_1164.all;entity testis port(clk:in std_logic;count:out std_logic_vector(3downto0);end test;architecture twoof testis beginprocess(clk)begin ifclkevent andclk=1then count=count+1;end if;end process;end two; 2、错。 端口count是输出端口，不能作为输入，应改为buffer，另外库的声明应加上use ieee.std_logic_unsigned.all; 3、LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;ENTITY forloop IS port(a:in std_logic_vector(7downto0);y:out std_logic);END ENTITYforloop;ARCHITECTURE rtl_loop OFforloopIS BEGIN process(a)variable temp:std_logic;begin temp=1;for iin0to7loop temp=temp xora(i);endloop;y=temp;end process;END ARCHITECTURE rtl; 3、错。 Temp为变量，变量赋值要用“:=”，而不是“muxoutmuxoutmuxoutmuxout 四、编程题 1、编写8选1数据选择器的VHDL源程序。 设电路的16位数据输入位A7:0,选择信号为sel2:0，使能控制端位ena,高电平有效，数据选择输出为Y。 1、library ieee;use ieee.std_logic_1164.all;entity mux8_1is port(sel:in std_logic_vector(2downto0);A:in std_logic_vector(7downto);Ena:in std_logic;Y:out std_logic);End mux8_1;Architecture archof mux8_1is BeginY=A (0)when sel=“000”else A (1)when sel=“001”else A (2)when sel=“010”else A (3)when sel=“011”else A (4)when sel=“100”else A (5)when sel=“101”else A (6)when sel=“110”else A (7);End arch;该参考程序采用条件并行语句实现，也可用顺序语句实现。 2、编写带异步复位和同步置位的D型触发器的VHDL源程序。 设电路的复位端为clr，置位端为prd，均为低电平有效。 互补输出为Q和QN。 2、library ieee;use ieee.std_logic_1164.all;entity dff_1is port(clk:in std_logic;clr,prd:in std_logic;D:in std_logic;Q,QN:out std_logic);End dff_1;Architecture archof dff_1is SignalQ_tmp:std_logic;Begin Process(clk,clr)Begin If(clr=0)then Q_tmp=0;Elsif(lkevent andclk=1)then If(prd=0)then Q_tmp=1;Else Q_tmp=D;End if;End if;End process;Q=Q_tmp;QN=not Q_tmp;End arch; 3、试用VHDL设计一个24进制的计数器，输入输出信号如下图所示。 其中信号clk5是clk五分频的输出；high信号是2bit，是计数器的十位输出；low信号是4bit，是计数器的个位输出；rst高有效。 3、library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter24is port(rst,clk:in std_logic;high:out std_logic_vector(1downto0);low:out std_logic_vector(3downto0);END ENTITYcounter24;ARCHITECTURErtlOF counter24IS signalclk5:std_logic;signal ter8:std_logic_vector(2downto0):=000;signal high_in:std_logic_vector(1downto0):=00;signal low_in:std_logic_vector(3downto0):=0000;BEGIN process(clk)begin ifrising_edge(clk)then ifter8=100then ter8=000;else ter8=ter8+1;end if;end if;end process;process(ter8)begin分频器计数器rstclkclk5highlow ifter8=100then clk5=1;else clk5=0;end if;end process;high=high_in;low=low_in;process(rst,clk5)begin ifrst=1then high_in=00;low_in=0000;elsif rising_edge(clk5)then iflow_in=0011and high_in=10then low_in=0000;high_in=00;elsif low_in=1001then low_in=0000;high_in=high_in+1;else low_in=low_in+1;end if;end if;end process;END ARCHITECTURErtl; 4、8位二进制数据收发器的VHDL源程序。 设电路的输入/输出（双向）为A7:0和B7:0，OEN是使能控制端，且为0时工作，为1时被静止工作，此时A7:0和B7:0为高阻态。 DTR为收发控制端，为1时数据由A7:0发送到B7:0，为0则相反。 4、library ieee;use ieee.std_logic_1164.all;entity DTR8is port(oen,dtr:in std_logic;A,B:inout std_logic_vector(7downto0);End DTR8;Architecture archof DTR8is SignalAreg,Breg:std_logi