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一个为单时钟CMOS可编程序逻辑阵列的新方法 阴永胜 刘琮 高明伦 VLSI设计研究所，合肥科技大学,合肥230009，中国 VLSI设计研究所 ，南京大学，南京210093， 中国摘要 可编程逻辑阵列(PLA)是一种重要的建筑的超大规模集成电路芯片和一些FPGA架构演化而来的基本计划架构。在这篇文章中，一个带有单一相控时钟的动静态混合PLA是存在的。结合动态和静态的设计风格,而不是引入额外的接口缓冲克服了赛车的问题，从而节省芯片面积。除了继承,动态电路的低功耗和紧凑的结构的优势,这种方法还提供了高速运转。关键词 可编程序逻辑阵列;单时钟;动态;静态;混合电路1 .简介 在实现复杂的控制逻辑CMOS，一个设计师可以从两个方面入手。第一个，多级逻辑设计方法，能被自动的使用在标准的细胞方法。然而,它变得过于依赖复杂的逻辑综合工具。另一个选择是吧称为逻辑函数到规范的格式自然映射称为可编程逻辑阵列(PLA)来实现，PLA有一个拥有常规结构的优势，可以很容易的通过一个自动化的过程来实现。 在替代实现CMOS库时，单时钟PLA 的设计通常被要求去支持现代的CAD工具。II .替代设计1.静态风格的PLA由于较大的惊人速度慢风扇与非门，最简单的单相控CMOS PLA设计使用伪NMOS的设计风格，其中的p-型晶体管被用作静态负载双方AND和OR平面的优选组成的NOR门。这个方法的主要缺点是直流路径损耗，如图（a）所示2.动态风格的PLA 功率耗散使伪NMOS风格的缺乏对较大的PLA吸引力。动态的方法是更好的。然而，直接的动态级联飞机是出问题的，因为预充电状态的第一栅极放电的动态之前的第一栅极的第二栅极的节点是可以解决的。解决方案可以引进逆变器之间的多米诺骨牌式的飞机或实施OR-平面与PMOS晶体管和使用预放电NP-CMOS时尚多米诺样式，如图（b）所示 多米诺实现串行NMOS与门的评价取决于在显示屏上通过一系列的转录的电阻收取的动态节点，而如果使用最小尺寸PMOS器件，NP-CMOS风格会减慢速度， 动态NOR-NOR使用一个更复杂的时钟方案，以解决速度问题，但对于产生一个延迟的时钟的第二栅极来说，它是必要的，同时它也会减慢运行速度，最重要的是，它不是一个单一的时钟分辨率3.混合式PLA文献7提出了实施动态和伪NMOS相结合的设计风格，如图（c）所示，在预充电阶段期间时钟信号是“高”，并在评估阶段在CLK信号为“低”。与平面作为在评估阶段的伪NMOS逻辑。设计结合改进的速度性能传统的动态实现大单时钟驱动的设计，同时降低静电相关联的功耗与伪NMOS的实施。但它是很难驱动大的容性负载，因为PMOS负载晶体管是约束的大小比。III.新方法利用，新的动态和静态混合实现单时钟的CMOS PLA两种风格的优点和克服其缺点。其基本思想是实现与平面使用动态NOR门和达到或平面伪NMOS。此外，插入上拉PMOS晶体管的接口，使电路能在非常低的时钟频率工作，虽然它不是必要的。新的PLA的示意图如图（d）。1.设计 与-平面实施使用预带电动态NOR门，如图2所示。当该时钟信号为“低”时，PMOS晶体管接通预充电节点p。在同时间的时钟信号是“高”，关闭p-型的负载（2）中的“或”平面。 当该时钟信号为“高”时，在预充电晶体管被关断，在p型的负载是开机评估产值。在此期间，OR（或）的平面作为伪NMOS逻辑和上拉PMOS晶体管（包围虚线椭圆）作为NMOS晶体管的负荷AND-平面。这儿介绍的上拉PMOS晶体管消除了浮置栅极引起的时钟信号时的影响，节点p排出“高”，输入信号为“低”。这项措施使得该电路能够工作在非常低的时钟频率。顺便说一下，这个上拉PMOS晶体管在我们的设计中是可有可无的，新的PLA正常工作。 PMOS和NMOS晶体管的大小或平面应精心设计，由于比例电平的伪NMOS结构的性质。主要不同的是，VOL不同于GND。 “VOL通过驱动程序和负载设备VIN= VDD获得等同的电流值，在此操作点，NMOS驱动器驻留在线性模式，饱和于PMOS负载。假设，然后得出 （1）在这里，0.25微米硅栅UMOS过程被使用。输入信号是理想的阶梯波和支持电压是+33 V的MOS晶体管的大小是签署：NMOSW瓦特/升=0.4m/0.25m，PMOS瓦特/升=0.4m/0.25m。在这些条件下，038V。结果表明，噪声容限是可以接受的。2. 速度 PLA的速度取决于充电或排出的节点p和g（图2）。高速AD-在我们的设计源于能够预先优势充电节点p与标准尺寸PMOS晶体管器，以节省接口缓冲区延迟。这使得在PLA的设计方法电路间输出节点q的排出速度是最快的 。“约束p型负载的大小，使得它充电节点q较低，但如果它是必要的,增加一个p-型与它的负载栅极连接到地面，在这一点上可以解决这个问题限制。布莱尔的PLA不能做这一点。 我们进行了一系列的不同的PLA模拟去比较我们PLA的方法与其他的PLA设计，显示于图（1）。所有的设计都由TSMC0.25技术实现。每个p型是0.81m/0.25和每个n型是0.4m/0.25m除了是p型在伪NMOS PLA的负载，其中包括布莱尔的PLA和我们的PLA，是0.41/0.25。去作一个比较，输出的“与”平面具有值为0.5pF的电容和两个“或”平面内的字线和输出一个大小为1pF的电容。图3和图4显示了SPICE仿真。这些PLA的平均延误时间列于Tab.l.这延迟是衡量从50%到50%的输入电压的输出电压。3.功率 我们对比的静态功耗PLA用在伪NMOS和布莱尔的PLA是有利的。在新的设计中，静态功耗只存在在评估阶段期间的时钟周期，然后仅仅在两个平面中的一个（未添加额外的上拉晶体管在节点p）。与此相反，静态功耗存在在伪NMOS PLA的整个时钟周期和两个平面。假设评估阶段占据50的时钟周期，那么，我们的PLA的静态功耗大约是伪NMOSPLA的四分之一。 在评估阶段期间的NMOS驱动器驻留于线性模式饱和于PMOS负载。结果如下所示：静态功耗是 (2)和静态功耗（在节点p添加额外上拉晶体管）是 (2)这儿f是输出的数目，是产品条款数目，是完整的时钟周期的正脉冲宽度比。假设占空比为50周期，V=3.3V，V= 0.8V，P是等于5.2;等于5.2（+ ）。在相同的条件下，静态功耗布莱尔的PLA5.2（计算文献7）。假设输出数等于产品项数，我们的PLA的静态功耗和布莱尔的PLA差不多相等。此外，我们PLA的动态功耗是低于布莱尔的方法的，因为我们的PLA保存4P，晶体管对比与布莱尔的PLA（见下文）。4.区域 对比多米诺的方法，我们的PLA的设计节省了2P晶体管和正如4n晶体管对比与布莱尔的方法，其中n是产品条款的数量。此外，新设计的固有紧凑的布局风格，都是已实施宝贵的设计。图5显示了我们设计的最终的布局。5. 定时评估阶段应保持恒定的输入，同时这个阶段的后半部分输出是有效的。因此，负边沿触发锁存器可以被包含在输入和输出接口。IV.总结在文章中，我们提出了一个新的PLA在动态和静态混合式设计实现单时钟CMOS。这种设计在传统的动态实现上提高了速度，并用一个伪NMOS实施来降低静态功耗。它还避免了纯粹的动态电路的级联连接问题。额外的上拉PMOS晶体管允许在低频电路的工作。给出了实验结果，验证了理论分析，同时这个PLA嵌入式芯片构架被成功的制作。参考文献I M. Afghahi，C.斯文森，一个统一的单相时钟机制，IEEE J.固态电路VLSI系统，25（1990），225-2332 Jan M. Rabaey。数字集成电路,一个设计角度，普伦蒂斯 - 霍尔，1996，612-615。3 大卫哈里斯，马克霍洛维茨，斜宽多米诺电路，IEEE J.固态电路，32（1997）11,1702-17114 R. Krambeck, C. M. Lee, H. S. Law, 带CMOS的快速紧凑的电路，IEEE J.固态电路，SC-17（1982），614-619。5 N. F. Goncalves, H. J. De Man, NORA:流水线的逻辑结构的动态CMOS技术，IEEE J.固态电路，SC-18（1983）3，261-266。6 Weste，K. Eshraghian。 CMOS VLSI的原则设计。第2版，Addison-Wesley出版。 1993年，3517 M.布莱尔，为单时钟CMOS的PLA设计。IEEE）固态电路，27（1992）8，1211一1213。8 汪出阿金，吴赤锋，高嘉雄，低功耗和高速动态PLA电路配置为单时