VLSI设计提纲.doc

此文档收集于网络，如有侵权，请联系网站删除VLSI设计提纲一 基本概念Synthesis：设计向低层描述转换和优化Target_library：目标 库-工艺库Constraint：性能约束,设计按时序（时钟延时，输入延时，输出延时）和面积要约束求转换Optimization：优化 ,根据约束条件,按照一等的算法对转化结果作逻辑重组和优化 Mapping：映射,从目标工艺库中搜索符合条件的单元来构成电路synopsy_dc.setup：工作路径下的环境文件DC初始化文件LEF Library Exchange Format单元的库交换文件。是对单元版图抽象描， DEF ( Design Exchange Format)设计交换文件，设计数据的ASCII描述；指定单元名、图层排例、位置；指定图形坐标、长度单位。GCF General Constraint Format包括设计各层次时需要的约束、功耗约束、面积约束、寄生参数约束。指定在SE环境文件中CTLF(Compiled Timing Library Format)CTLF File编译后的单元的TLF时序文件;TLF指定了单元的具有统一标准输入输出失时间转换；TLF指定了单元的输入输出时延。定义了时间、电流、电压的物理单位CDL Circuit Description Language, 电路描述语言PDRACUL用于检查Dracula中命令语法的文件,LOGLVS 用于做Dracula lvs的net的数据转换二 Dracula 1 Dracul文件结构 描述、层定义、逻辑操作和打印输出模块（gds，lvs，drc文件，layout文件.rul。cdl文件等） 2 系统描述语INDISK = CELLNAME.gdsPRIMARY = CELLNAMEPRINTFILE = out_CELLNAMESYSTEM = gds2SCHEMATIC = LVSLOGICMODE = EXEC NOWLISTERROR = YESKEEPDATA = INQUERYCNAMES-CSEN = YESOUTDISK = drcout.gds3 图层处理命令and NSD poly1 ngatenot NSD poly1 nsdand PWELL PSD ptapselect ndiff inside pbase nemit（内部含内切）select diff outside pwell pdiff（外部含外切）select diff cut poly sd（选择被部分覆盖的图层）select diff overlap well tap（选择第一图层用来偿还孔 接触 包围等的图形）4 drc命令width metal1 lt 2 output met1wid 2length metal1 gt 20 output fmetsep 4ext met poly le 1 out.width metal1 lt 1.2 ;5 连接命令connect metal1 poly1 by contactconnect pwell psd by ptap6 提取器件的步骤及命令element mosn ngate poly1 nsd pwell7 lvs命令wfinal = winital - ( weffect * length * bends )三 设计方法1、基于平台的设计方法基于平台的Soc设计平台是关于虚部件与某个体系结构框架的库。包含：一些集成的并且预先验证的软件IP与硬件IP块、模型、EDA与软件工具、库，以及通过体系结构探索、集成和验证来支持快速产品开发的方法学。三个主要特性：很强的可配置性，但是却不能改变。标准的SoC接口。专用模块集成到设计中， “内核”平台。 在很多文献中，把平台又划分为硬件平台、软件平台和系统平台。其中，硬件平台是支持软件重用的微体系结构系列，软件平台通过API使用硬件平台的资源，硬件平台与软件平台共同组成系统平台。Soc设计的功能结构协同设计用PBD方法完成复杂系统的Soc设计，其系统实现方法就是功能结构协同设计。要点是设计的抽象描述，它从设计产品的抽象功能模型开始，建立关于系统结构的框架模型，这样便于系统性能评估。主要阶段：1）功能建模2）结构建模3）映射与分析4）软件与硬件工具5）系统集成5EDA工具的重要性基于平台的Soc设计，必须有EDA工具的支持，基于平台的设计流程才会行之有效。EDA工具起重要作用的首要领域是IP配置。对于基于平台的设计来说，只能通过和IP配套提供的配置程序，来对IP做许可的修改。这样就保证了，IP的变化局限在原设计者许可的范围和方式内。当IP配置方案选定时，IP和支持文件将会连贯一致地被重新设置。在一个系统内，IP不可以不兼容。如果不兼容的话，一般不是因为硬件设置不正确，而是因为现有的软件和特定的操作系统可能会不匹配。2、基于IP Core的设计方法及步骤？核可以分为软核，硬核和固核。现在设计人员已不必全部用逻辑门去设计ASIC 类似于用集成电路( IC) 芯片在印制板上的设计ASIC 设计人员可以应用等效于印制板上IC 芯片的功能模块 称为核(core)、或知识产权( IP) 宏单元进行系统设计 这就是基于核的设计方法CPU、存储器、总线控制器、接口电路、DSP 等都可成为核 核的分类和特点核是一种预定义的并经过验证的复杂功能模块 它可以集成到系统设计中核基设计主要特点是可重复使用已有设计模块 缩短设计时间 减少设计风险 通过高层的集成可望提高整个系统的性能在FPGA 设计中的核分为三种 硬核(hard core)预定义的已布局布线的模块 不能修改设计 必须采指定实现技术 时序性能有保证 固核(firm core) HDL 源码与实现技术有关的网表 部分功能可以修改 采用指定的实现技术 关键路径时序可控制 软核(soft core)行为级或RTL 级HDL源码 可修改设计与具体实现技术无关 时序性能无保证 由使用者确定 硬核是针对特定的实现技术优化的 它具有不能修改的结构和布局布线 可作为库元件使用 且时序性能稳定 但硬核不能按设计需要修改和调整时序固核由HDL 源码和与实现技术有关的网表组成 使用者可按规定增减部分功能固核的关键路径时序是固定的 但其实现技术不能更改 即不同厂家FPGA 的固核不能互换使用软核是可综合的硬件描述语言(HDL ) 源码 它与实现技术无关 可按使用者需要修改 具有最大的使用灵活性 但软核的关键路径时序性能无保证 最终性能主要决定于使用者采用的综合、布局布线和实现技术在FPGA 设计中 由于不同厂家的具体实现技术差别较大 完全与硬件实现技术无关的软核性能受到很大限制 而硬核缺少使用的灵活性 因此作为软、硬核折中的固核使用较多以上是具有代表性的核的分类 在实际使用中 某种功能的核往往以各种形式出现 由使用者按需要选用 软核也不仅只有HDL 源码 还包括用于功能测试的行为模型和测试向量 用于指导综合的约束文件2核基FPGA 设计方法简介在核基设计中 一个完整的设计主要由两部分组成 一部分是核 如图1中的MCU、RAM 另一部分是用户自己定义的逻辑电路按系统设计的要求将这些功能模块连接在一起就完成了芯片的设计各个核或功能块的连接目前还没有统一的标准 因不同的设计而定 一般应满足一定的时序要求作为核基设计的第一步是选择合适的核 这主要从核的功能、性能可靠性和实现技术几方面来选择图1核基设计芯片示意图一个核首先要有核的功能描述文件 用于说明该核的功能、时序要求等 如图2所示 其次还要包括设计实现和设计验证两个方面的文件 即不但要有实现核功能的寄存器传输级(RTL ) 源码或网表 还要有用于核实现后验证逻辑功能正确性的仿真模型和测试向量硬核的实现较简单 类似于PCB 设计中IC 芯片的使用 软核的使用情况较为复杂 实现后的性能与使用者的具体实现方式有关 为保证软核的性能 软核提供者一般还提供综合描述文件 用于指导软核的综合 固核的使用介于上述二者之间图2核由设计实现和设计验证组成很多核提供者都提供核的评价环境和演示、开发板便于用户了解核的功能和使用核基FPGA 设计流程如图3所示设计输入部分包括: 1) 用户设计逻辑、软核、固核或硬核仿真模型的输入 2) 功能仿真 3) 逻辑综合其中仿真模型是一个行为级模型 只用作功能仿真 不进行综合图3核基FPGA 设计流程 设计的输入一般是采用HDL 语言 如VHDL、V erilog 等 输入完设计和仿真模型后就可进行功能仿真 当功能仿真完成后 就可进行逻辑电路的综合用户逻辑和软核的综合应加合适的时序约束 以满足设计的要求 约束条件可由综合文件(Synthesis Script ) 给出完成设计输入后进入设计实现阶段在此阶段固核的网表和设计约束文件 用户综合出的网表和设计约束文件一起输入给FPGA 布局布线工具 完成FPGA 的最后实现 并产生时序文件用于时序仿真和功能验证最后进入设计验证阶段用静态时序分析判定设计是否达到性能要求 对比功能仿真结果和时序仿真结果 验证设计的时序和功能是否正确若设计的性能不能达到要求 需找出影响性能的关键路径 并返回延时信息 修改约束文件 对设计进行重新综合和布局布线 如此重复多次直到满足设计要求为止若重复多次还不能达到设计要求 则需修改设计或采用其它实现技术3软核的设计及使用由于FPGA 的硬件技术迅速发展 硬件资源越来越丰富 速度越来越快 使软核资源利用率不高、工作速度较低等不足得到很大的弥补 软核在核基设计中作用越来越大其主要优点是功能与实现技术无关 使用灵活这样我们可以很方便地在不同的实现技术下使用软核如用X IL INX FPGA 实现的软核 不需改动设计 重新综合后就可以用ACTEL FPGA 实现 设计实现的灵活性大为提高但软核的性能受实现技术影响还是很大 怎样保证软核达到预想的性能是目前需要解决的难题国外近年提出了与实现技术无关的可综合软核的思想 希望通过对编制软核的HDL 源码的某种限制 并结合综合工具的时序约束功能 达到部分控制软核性能的目的如限制软核只能采用严格的同步逻辑设计 没有反馈环路、多时钟路径、三态逻辑、锁存器和异步置位复位触发器 只使用D 触发器和逻辑门这样借助于综合工具 可有效地控制软核关键路径的延时并预测具体实现技术中软核的性能当然这是以牺牲一定的FPGA 逻辑资源为代价的 但随着硅技术的发展 硬件资源十分丰富 用一定的硬件资源浪费去换取设计灵活性提高是值得的 正如在PC 机软件设计中 现在已很少有人过多考虑程序占用的存储空间一样本文作者按照上述软核设计思想 采用全同步逻辑设计 只使用D 触发器和逻辑门 实现了与PIC16C57兼容的8位微控制器的设计顶层结构如图4 采用哈佛结构 取指和指令执行并行工作 除少数几条程序跳转指令外 全部为单时钟周期指令程序存储器ROM 一般放在FPGA 外 若ROM 中指令较少 也可放在FPGA 内数据总线采用多路选择器形式 以适应不同的实现技术指令寄存器和特殊功能寄存器 包括IO 端口寄存器、状态寄存器、程序计数器等 都由D 触发器构成 通用寄存器采用了FPGA 的RAM 模块 指令译码和算数逻辑单元由组合逻辑门构成图48位微控制器顶层结构图实现的主要功能:(1) 指令与P IC16C57兼容(2) 三个8位双向IO 口(3) 程序存储器2K X 12 B IT(4) 内部RAM 共32个 7个为特殊寄存器(5) 二级子程序堆栈(6) 未实现指令: POT ION、SLEEP、CLRWDT(7) 单相时钟该软核用VHDL 语言完成设计的输入 用EXPRESS 综合工具进行综合 采用Xilinx 4000系列FPGA 实现 不包括ROM 约需2500逻辑门 时钟频率5MHz 即运行一条指令200ns上述软核在综合、布局布线时 只给予了简单的时序约束 当需要改用其它FPGA 实现时 可用综合工具重新综合、布局布线 一般不需改变时序约束文件就能达到上述性能 因此当时钟频率不太高时软核的使用还是较为方便的但当时钟频率较高时虽然采用了与实现技术无关的可综合软核的思想软核的性能还是与使用者及其采用的实现技术紧密相关 要真正做到与实现技术无关是很困难的此时软核的使用者必须清楚其使用的复杂性 最好能得到软核提供者的技术支持 许多软核提供者都提供这方面的服务4总结随着硅技术的发展 集成电路芯片的硬件生产能力迅速提高 几年前FPGA、CPLD 的规模还在万门左右 现在ALTERA 公司已宣布将推出250万门的CPLD如此快的发展速度 使集成电路设计能力严重不足 只靠增加设计人员 不从设计方法上改进 提高设计的效率 是不可能解决问题的因此基于核的设计、设计重利用等技术 近年来在国外发展很快 并成立了相应的标准化组织 如VSIA (Virtual Socket Interface Alliance) 专门从事核或称IP模块的互连标准研究 以使核的使用就象在印制板上使用集成电路块一样方便一个片上系统的时代即将到来 电子工程师应跟上这个时代发展的潮流正如以前电子管系统向晶体管系统 分离元件系统向集成电路系统发展一样3、mc8051IPcoerVHDL程序结构？4、软硬件协同设计的方法及步骤？软硬件组合的电子系统设计。软件和硬件设计并行和相互反馈。子系统、模块及单元建模技术。软硬件功能划分，硬件执行的功能与软件执行的功能一起完成系统功能。基于平台的系统集成设计技术。采用软硬件协同仿真方法及步骤。5、基于mc8051IPcoer的8位微控制器的设计方法及步骤？设计的层次设计方案-系统及-逻辑rtl级-晶体管级-版图级6、低功耗设计方案及设计方法？节电方式是一种能降低功耗的工作方式，通常可分为空闲（等待）方式和掉电（停机）方式两种。空闲方式下，CPU不工作，但中断，串口和定时/计数器等因时钟发生器正常工作而处于待命状态，片内RAM和SFR中内容维持不变，ALE和PSEN为高电平；掉电方式下，时钟发生器停止工作，中断，串口和定时/计数器等模块不工作，ALE和PSEN输出为逻辑低电平；同时，片内RAM和特殊功能寄存器SFR因改由干电池供电，故其内容可得到保持。表一PCON各位定义PCON.7PCON.6PCON.5PCON.4PCON.3PCON.2PCON.1PCON.0SMOD-GF1GF0PDIDL其中，SMOD为串口波特率倍率控制位；PCON.6， PCON.5和PCON.4三位无定义，用户不可复用；GF1和GF0为通用标志位，用户需要时可通过指令来改变他们的状态；PD为掉电控制位；IDL为空闲工作控制位。在无进程需要处理时，微控制器进入空闲方式，也可减少系统功耗。对于微控制器，通过如下指令可以进入空闲方式。MOV PCON,#01H ;IDL 1空闲方式下，CPU不工作，但中断，串口和定时/计数器等因时钟发生器正常工作而处于待命状态，片内RAM和SFR中内容维持不变，ALE和PSEN为高电平。在许多应用场合，在微控制器无进程处理或不希望其执行有用程序时，可使其进入空闲工作方式，以消耗极少功耗。通常，在电源停电依靠干电池供电时，进入掉电方式。对于微控制器，通过如下指令可进入掉电方式。MOV PCON,#02H ;PD 1掉电方式下，时钟发生器停止工作，中断，串口和定时/计数器等模块不工作，ALE和PSEN输出为逻辑低电平；同时，片内RAM和特殊功能寄存器SFR因改由干电池供电，故其内容可得到保持。低功耗控制设置经仿真mc8051 IP核，可以发现并没有定义低功耗控制位。鉴于实际工业控制系统中对于功耗控制的需求及低功耗控制所带来的巨大优势，完善此IP核对于掉电和空闲两种低功耗工作方式的控制，是十分有必要且可行的。具体到8051软核，处于节电方式时，软核的控制单元mc8051_control模块应停止工作；处于掉电方式时，微控制器除ram,control(保护sfr)单元以外的模块应全部停止工作。如图1所示：从软核的control模块引出PCON的两位(PD，IDL)，作为对外部时钟的控制信号。经过PD或IDL控制后的时钟，作为相应模块单元的时钟输入端，控制其处于工作状态或非工作状态。PCON是特殊功能寄存器SFR中的一个，而SFR是在文件control_mem中定义的，但是，control_mem模块并没有引出PCON的相应位（IDL,PD），用于控制软核的低功耗工作方式，因此，对于8051核低功耗控制的完善步骤如下：7、基于库单元的DC综合设计步骤？环境设置设置工作环境和设置环境变量和读入描述分析hdl和编译设计 约束定义时序约束和定义面积约束测试设置测试和插入测试插入I/O映射输出报告单元数、模块数、面积、时序分析、功耗分析输出文件SDF VHDL Verilog Edif 等8、基于连接的SE布局布线的步骤？9、DRC LVS步骤？Dracula 做LVS和DRC之前先要导出layout的GDS,其中LVS要导出对应版图的CDL网表一 准备任务建立相应的文件夹以及拷贝相应的准备文件。二 运行dracula执行: PDRACULA得到drc的检查文件三 查找drc错误和修改错误用tools转换试图模式到drc模式Lab2 LVS版图与原理图一致性检查四、用DRC-Setup设置环境文件查找错误并修改Lvs一环境设置建立并拷贝相应的文件二 输出编译网表使用loglvs软件/soft/ic/tools/Dracula/bin/LOGLVS得到LOGLVS.dat 文件三 准备l