MAX3000A译文.docVIP

MAX3000A可编程逻辑器件系列芯片手册一、特点1、 建立在MAX结构上的，基于EEPROM的高性能、低功耗的CMOS可编程逻辑器件。2、 3.3V的在系统可编程能力，通过IEEE Std.1149.1 JTAG与高级pin-locking功能连接。 -ISP电路符合IEEE Std.1532。3、 内置BST电路符合IEEE Std. 1149.1-1990。4、 增强的ISP特点 -为更快的编程而增强的ISP算法 -ISP_Done 位保证完成编程 -内部编程时，在I/O引脚上拉电阻5、 高密度的可编程逻辑器件，有600到10000的可用门阵列。6、 当频率计数器高达227.3M Hz，4.5纳秒的pin-to-pin逻辑延迟。7、 当I/O引脚和5.5V，3.3V，2.5V的逻辑标准兼容时，MultiVolt I/O能使器件核心以3.3V运行。8、 具有TQFP、PQFP、PLCC和Fineline封装，引脚数从44到256。9、 支持热插拔。10、 PIA连续路由结构支持快、可预测的性能。11、 PCI兼容。12、 Bus-frendly 结构包括可编程的回转率控是在制。13、 可编程宏单元触发器带有自己的清除、重置、时钟功能，还有时钟使能控制。14、 每个宏单元在可编程节电模式下可以节省50%的电。15、 可配置的扩展乘积项分布，使得每个宏单元有32个乘积项。16、 通过安全位的设置，；可以保护所有的设计。17、 增强的结构特点，包括-6或10种引脚驱动或逻辑驱动输出使能信号。-两种全局时钟信号可选。-增强的内部连接资源支持更高的可布线性。-可编程的输出回转率控制。18、 软件设计支持和自动布局由ALTERA开发系统提供，能在基于Windowsd的PC机、Sun SPARCstations、和HP 9000 Series 700/800 工作环境中运行。19、 额外的设计入口和仿真是由EDIF 200和300网表文件、参数化的模块库（LPM）、Verlog HDL、VHDL支持，来自第三方制造商像Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity, and VeriBest的其他接入流行的EDA技术也支持这些功能。20、 编程由ALTERA MPU、MasterBlaster通信电缆、ByteBlasterMV并联端口下载电缆、 BitBlaster系列下载电缆支持。而且编程硬件来自第三方制造商，任何内部测试电路支持Jam Standard Test 、Programming Language (STAPL) Files (.jam ), 、am STAPL Byte-Code Files ( .jbc )、 或者Serial Vector Format Files (.svf）。 Table 1 MAX3000A器件特点特点EPM3032AEPM3064AEPM3128AEPM3256AEPM3512A可用门60012502500500010000宏单元3264128256512逻辑阵列块2481632最大可用I/O引脚346696158208tPD (ns)4.54.557.57.5tSU(ns)2.9283.35.25.6tCO1(ns)33.13.44.84.7tCNT(ns)227.3222.2192.3126.6116.32、 一般描述 MAX 3000A器件是基于Altera MAX结构的低功耗、高性能器件，由先进的CMOS技术焊接。基于EEPROM的MAX 3000A器件在供电电压为3.3V时运转，它提供600到10000个可用门，还提供ISP、快达4.5ns的pin-to-pin延迟，其计数器速度高达227.3M Hz。MAX 3000A器件在速度等级为-4，-5，-6，-7，-10时都能和PCI SIG时序要求兼容。见表二。Table 2 MAX 3000A 速度等级器件 速度等级-4-5-6-7-10EPM3032AEPM3064AEPM3128AEPM3256AEPM3512A MAX 3000A器件结构支持100%的TTL仿真、高密度的SSI、MSI、LSI逻辑功能。MAX 3000A结构容易地结合 PALs、GAL、 22V10s to MACH 、和 pLSI器件。MAX 3000A器件有PLCC、PQFP、TQFP多种贴片封装。见表3。 Table 3 MAX 3000A最大可用I/O引脚器件44-pin PLCC44-pin TQFP100-pin TQFP144-pin TQFP208-pin FQFP 256-pin FineLine BGAEPM3032A3434EPM3064A343466EPM3128A8096EPM3256A116158EPM2512A172208 注释：当JTAG接口用作在线编程或边界扫描测试技术时，四个I/O口用作JTAG口。 MAX 3000A器件使用CMOS EEPROM cells执行逻辑功能。用户可设置的MAX 3000A结构能容纳一系列独立的组合和时序逻辑功能。这些器件可以重新编程迭代，在设计开发和调试周期,可以编程和擦除100倍。 MAX 3000A器件包含32到512个宏单元，16个宏单元组合到一起称为逻辑阵列块。每一个宏单元都有一个programmable-AND / fixed-OR数组和一个带有独立的可编程时钟、时钟使能、清除、预设功能的可配置的寄存器。为实现复杂的逻辑功能，每一个宏单元都可以补充可共享的扩展器和高速并行乘积项，每个宏单元提供32个乘积项。 MAX 3000A系列器件提供可编程的最优化的速度和功率。Speed-critical部分的设计可以在高速/全功率运行,其余部分在减速/低功率运行。这种最优化速度和功率特性允许设计人员配置一个或多个宏单元在50%或更低功率运行,同时添加只有一个名义上的时间延迟。MAX 3000A 系列器件还提供一个选项，那就是当non-speed-critical信号切换，减少输出缓冲区的转换速度,最大限度地减少噪音瞬变。所有的MAX 3000A系列器件的输出驱动可以设置为2.5 V和3.3 V,所有输入引脚可以接受2.5 v,3.3 v和5.0v的电压。这种特性允许使用MAX 3000A系列器件可以在混合电压系统中使用。MAX 3000A系列器件由Altera开发系统支持，开发系统是完整的集成的，它提供原理图、textincluding VHDL、Verilog HDL、硬件语言描述（AHDL）、波形设计输入、编译和逻辑综合、仿真和时序分析和设备编程。这个软件提供EDIF 2 0 0和3 0 0、硬件描述语言(VHDL),Verilog HDL和其他额外的设计输入和仿真的接口支持，符合行业标准PC - UNIX-workstation-based EDA工具。这个软件能在基于windows的个人电脑、Sun SPARCstation,惠普9000系列700/800工作站上运行。3、 功能描述 MAX 3000A结构包括以下基础： -逻辑阵列块（LABS） -宏单元 -乘积项 -可编程互联阵列（PLA） -I/O控制块 MAX 3000A结构包括四个专用的输入，这四个专用的输入可以为每个宏单元或者输入引脚用作通用输入或者高速、全局控制信号（时钟、清除、两个输出使能信号）。图1显示了MAX 3000A系列器件结构。1、逻辑阵列块 MAX 3000A结构是基于高性能连接的LABS架构。LABS由16个宏单元组成的数组组成，如图1所示。多重的LABS是通过PIA连接在一起的，PIA是被所有专用的输入引脚、I/O引脚和宏单元下载的数据总线。 每一个LAB可以下载以下信号： - 来自PIA的36钟信号作为一般的逻辑输入 - 全局控制用于二次寄存功能2、 宏单元 MAX 3000A宏单元可以单独配置顺序或组合逻辑操作。宏单元包括三种功能单元：逻辑阵列,product-term选择矩阵,可编程寄存器。图2展示了一个MAX 3000A的宏单元。 组合逻辑实现逻辑阵列,它为每个宏单元提供5个乘积项。乘积项选择矩阵分配这些乘积项作为原始的逻辑输入（或门或异或门）来实现组合逻辑函数，或者是作为次级的输入给宏单元的寄存器预设、时钟、时钟使能控制函数。 两种扩展的乘积项可用补充的宏单元逻辑资源： -可共享的扩展器，反向的乘积项能从逻辑块下载。 -并行扩展器，是乘积项借用临近宏单元。 Altera 开发系统能根据设计的逻辑要求自动地最优分配乘积项。 为实现寄存功能，每一个宏触发器能够单独编程实现D、T、JK或SE带有可编程时钟控制的操作。触发器可以绕过组合操作。在设计接口时，设计者指定所需的触发器类型，Altera 开发系统软件然后为每个寄存函数选择最有效的寄存器操作来优化资源利用率。 每个可编程寄存器都可以用三种不同的模式： -全局时钟信号模式，能实现最快的时钟输出性能。 -全局时钟信号由一个高电平有效时钟端使能，一个时钟使能端是由一个乘积项产生的。这个模式提供了每个寄存器一个使能端，同时能够实现最快的全局时钟输出性能。 -数组钟实现乘积项。在做这个模式里，寄存器被来自埋藏的宏单元或I/O口信号触发。 在MAX 3000A系列器件中，两种全局时钟信号是可用的。如图1所示，这些全局时钟信号可以是真的，也可以是两个全局时钟引脚GCLK1和GCLK2产生。 每个寄存器也支持异步预置和清零功能。如图2所示，乘积项选择矩阵分配乘积项去控制这些操作。尽管来自寄存器的乘积项预置和清零操作是高电平，然而低电平有效控制可以通过反相内部逻辑块的信号获得。除此之外，每个寄存器清零操作可以单独低电平有效专用全局清零引脚（GCLRn）驱动。图 1 MAX 3000A系列框图注释:EPM3032A, EPM3064A, EPM3128A, 和EPM3256A器件有6个输出使能端。EPM3512A有10个输出使能端。3、扩展乘积项尽管大部分的逻辑函数可以实现，因为每个宏单元有5个乘积项，然而高度复杂的乘积项需要额外的乘积项。其他的宏单元可以被用来支持需要的逻辑资源。然而，MAX 3000A结构可以同时提供可共享的和并行的扩展乘积项，这些乘积项提供额外的乘积项直接给在同一个LAB中的任意一个宏单元。这些乘积项用最少的可能逻辑资源获得最大可能速度，帮助保证逻辑是合成的。4、 可共享的扩展器每个LAB有16个可共享的扩展器，可以被视为不受约束的带有反馈给逻辑块的反相输出单个乘积项。每一个可共享的扩展器可以被任何一个或全部在同一个LAB中的宏单元共用，去实现更复杂的逻辑功能。共享的扩展器会出现一个小的延迟（tSEXP）。图3展示了可共享的扩展器是如何供给多重的宏单元的。5、 并行扩展器 并行扩展器是没用的乘积项，它们可以分配到一个相邻的宏单元来实现快速、复杂的逻辑功能。并行扩展器允许20个乘积项直接供给宏单元或逻辑，这20个宏单元是由5个由宏单元提供的乘积项和15个在同一个LAB中相邻宏单元提供的扩展器组成的。 Altera开发系统编译器能自动分配3到5个并行扩张器给需要额外乘积项的宏单元。每5个并行扩展器的设置都会出现一个小的上升的延迟（tPEXP）。例如，如果一个宏单元需要14个乘积项，编译器会使用5个宏单元内部的专用乘积项，并分配2个并行扩展器的设置。第一个设置包括5个乘积项，第二个设置包括4个乘积项，整个延迟会增加到2tPEXP。 每个LAB内部的两组8个的宏单元（例如，宏单元1-8，宏单元9-16）组在一起借出或借进并行乘积项，一个宏单元从编号低的宏单元借并行扩展器。例如，编号为8的宏单元可以从编号为7、编号为7和6、编号为7、6和5的宏单元借并行扩展器。在每组8个的宏单元中，编号最低的宏单元只能借出并行扩展器，编号最高的宏单元只能从别的宏单元借进。图 4 显示并行扩展器是如何能被相邻的宏单元借走。6、 可编程互连阵列 逻辑是LAB和PIA之间的连接。全局总线是一个可编程的路径，连接器件中的任何信号源给到任何目的地。所有的MAX 3000A专用的输入、I/O引脚、宏单元输出流入PIA，这使得信号在整个器件中都能流通。实际上只有每个LAB需要的信号会从PIA传到LAB。图5 展示了PIA信号是如何传到LAB的。一个EEPROM单元控制一个输入给两输入与门，这样就选择了一个PIA信号给LAB。 当基于通道的路线组合是掩藏的或在FPGA中，路径延迟是累计的、变化的、路径独立的，MAX 3000A系列的PIA有一个可预知的延迟。PIA使得一个设计的时间性能很容易预知。7、 I/O控制块 I/O控制块允许每一个I/O引脚能够单独的被设置为输入、输出或双向运算。所有的I/O引脚都有一个三态缓冲器，这个三态缓冲器能够被一个全局输出使能信号控制，或者直接连接到地或电源。图6展示了MAX 3000A的I/O控制块。I/O控制块有6个或10个全局输出使能信号,输出使能信号是由真实的，或者两个输出使能信号的的补充，I/O的下降沿，或者I/O口宏单元的下降沿驱动。 当三态缓冲器连接到地，输出是三态的（高阻态），并且I/O