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开发系统指导书范文 KHF-5型CPLD/FPGA实验开发系统（一）、系统概述实验箱由主板和下载板组成，能够满足工科院校开设CPLD/FPGA课程的实验需要，同时也可用作CPLD/FPGA应用系统。 方式有图形，文本，波形，混合等方式，硬件描述语言有AHDL，VHDL，Verilog-HDL等语言。 配有模拟可编程器件ispPAC器件系列，突破传统的EDA实验箱一般只做数字电路实验的模式，用户可以在实验箱上通过模拟可编程器件进行模拟电子的开发训练。 实验箱配有10个数码管，（包括6个并行扫描数码管和4个串行扫描数码管）。 个数据开关，4个脉冲开关，数据开关和脉冲开关可配合使用，也可单独使用。 AD转换，采用双A/D转换，有常规的8位AD转换器ADC0809，还可以配置位数较高，速度较快的12位AD转换器MAX196。 DA转换器，采用高速DA芯片0800。 通用小键盘，本实验箱提供16个微动开关（4X4），可方便的进行人机交互。 具有单片机扩展槽，由于实验箱上的所有资源（如数码管、数据开关、小键盘等）都可以借用，因此通过此扩展槽可以开发单片机及单片机接口实验。 外围扩展口，为了便于开发，本实验箱还预留一个40PIN的扩展槽，用以与外围电路的联接。 下载板采用CPLD/FPGA芯片，具有芯片集成度高、内部资源丰富、用户可用引脚多等显著优点，不易出现芯片内部资源尚有空余而芯片引脚已用完的情况。 CPLD/FPGA下载板上包含断电芯片功能保持功能，并带有 1、 2、 3、4四个50脚的插针，使下载板易于与主板连接起来。 下载板上也可作为应用板使用。 本实验装置在PC机上还配有一个专用下载程序（CPLDDN4），供用户下载程序。 当串行通信电缆分别与下载板和PC机相连后，通过此界面可以实现在MAX+PLUS下编写的电路（如图形、波形、AHDL语言、VHDL语言编写的电路）进行下载、写EEPROM和读EEPROM。 具有VGA接口、USB接口、PS/2接口、语音接口。 实验箱配有12864字符型液晶屏一块。 （二）、硬件结构及原理图本实验箱由实验板和下载板两部分组成。 下载板可以和主板配合完成数字电路及CPLD/FPGA的各种开发和实验,也可以单独做实际应用的应用板。 且具有模拟可编程下载板、VGA/PS2接口板、USB接口板、点阵显示板。 11时钟源1234ABCD4321DCBATitleNumber Revision SizeA4Date:21-Aug-xxSheet of File:I:CPLD-5Ncpld.ddb Drawn By:P183_CLKVCC141GND7OUT8JZ50MVCCGND图1-2050MHz信号源本实验箱CPLD/FPGA芯片由50MHz晶振提供振荡频率，接至P183管脚。 为了方便操作，还为系统提供了约1Hz1MHz连续可调的时钟信号，接至CPLD/FP GA的P78脚，通过调节短路夹J1和J2来改变其输出频率值。 22.1184MHz的时钟信号接于CPLD/FPGA的80脚(P80)。 图1-21可调信号源22输入开关本实验箱中有个数据开关（SW1SW16），4个脉冲开关（KP1KP4）。 在通常状态下数据开关和脉冲开关为低电平。 数据开关和脉冲开关可配合使用，也可单独使用。 若二者配合使用，在数据开关为低电平时，按下脉冲开关则产生一个高电平脉冲；在数据开关为高电平时，按下脉冲开关则产生一个低电平脉冲。 其中个数据开关与CPLD/FPGA的管脚的连接情况依次为:SW1-P103，SW2-P104，SW3-P111，SW4-P112，SW5-P113，SW6-P1114，SW7-P115，SW8-P116，SW9-P119，SW10-P120，SW11-P121，SW12-P122，SW13-P125，SW14-P126，SW15-P127，SW16-P128。 同时与数据开关和CPLD/FPGA相应引脚相连的还有16个LED发光二极管，可以作为输出使用。 在作为输出时，不论数据开关和脉冲开关为高电平还是低电平，均不影响其状态。 1234ABCD4321DCBATitleNumber Revision SizeA4Da te:21-Aug-xxShe etof File:I:CPLD-5Nc pld.ddb Drawn By:R2447012J1JUMPERC230.1uFP78_IN12J2JUMPERC2410uFVCC12GND7VCC14U19A4010634U19B4010656U19C401061122W3W3470K图1-22脉冲开关脉冲开关（KP1KP4）与CPLD/FPGA的管脚的连接情况依次为P103,P104,P111,P112与数据开关SW1SW4复用CPLD/FPGA管脚。 脉冲开关经RS触发器去抖动之后，便可实现在数据开关为高电平时产生一个负脉冲，在数据开关为低电平时产生一个正脉冲。 此电路适合作计数器，暂存器的脉冲输入。 33数码管显示本实验箱有0个数码管（SEG1SEG10），采用共阴极段LED显示。 其中SEG1SEG2采用静态显示方式，SEG3SEG10采用动态扫描显示方式。 数码管SEG1SEG10与CPLD/FPGA的对应管脚接法为1234ABCD4321DCBATitleNumber RevisionSizeA4Date:21-Aug-xxSheet of File:I:CPLD-5Ncpld.ddb Drawn By:213KP1VCC213KP2VCC213KP3VCC213KP4VCCGND123456789RKP1A4.7kS1S2S3S4S1S2S3S4R1R2R3R4R1R2R3R4S04R03S16R17S212R211S314R315EN5Q02Q19Q210Q31VCC16GND8U234043VCC12U17A74HC0434U17B74HC0456U17C74HC0489U17D74HC04S1S2S3S4R1R2R3R4Q1Q2Q3Q4nQ1nQ2nQ3nQ4VCC1234ABCD4321DCBATitleNumber RevisionSizeA4Date:21-Aug-xxSheet ofFile:I:CPLD-5Ncpld.ddb DrawnBy:e1d2G3c4p5b6a7G8f9g10SEG27SEGseg1aseg1aseg1bseg1bseg1cseg1cseg1dseg1dseg1eseg1eseg1fseg1fseg1gseg1gseg1pseg1pseg2aseg2aseg2bseg2bseg2cseg2cseg2dseg2dseg2eseg2eseg2fseg2fseg2gseg2gseg2pseg2pR6680R7680R8680R9680R10680R11680R12680R13680R14680R15680R16680R17680R18680R19680R20680R21680e1d2G3c4p5b6a7G8f9g10SEG17SEGD7D4D5D6P163P170P172P173P175P176P177P179P174P167P168P169图1-24数码管显示原理图SEG1(a,b,c,d,e,f,g,p)P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169。 SEG2(a,b,c,d,e,f,g,p)P170,P172,P173,P174,P175,P176,P177,P179。 其中P 169、P179分别接到两个数码管的小数点上。 其中SEG 1、SEG2的段输入端分别与个LED发光二极管相连且同时显示。 LED发光二极管在实验箱上的标志为D17D32分别对应P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169,P170,P172,P173,P174,P175,P176,P177,P179。 图1-25串行扫描数码管原理图1234ABCD4321DCBATitleNumber RevisionSizeA4Date:21-Aug-xxSheet ofFile:I:CPLD-5Ncpld.ddb DrawnBy:e1d2G3c4p5b6a7G8f9g10SEG37SEGSGND1SGND1SGND2SGND3SGND4SGND5SGND6SGND7SGND8SR1PP190PP191PP192PP193PP195PP196PP197PP189PP190PP191PP192PP193PP195PP196PP197PP189P180P186P187e1d2G3c4p5b6a7G8f9g10SEG47SEGSGND2PP190PP191PP192PP193PP195PP196PP197PP189e1d2G3c4p5b6a7G8f9g10SEG57SEGSGND3PP190PP191PP192PP193PP195PP196PP197PP189e1d2G3c4p5b6a7G8f9g10SEG67SEGSGND4PP190PP191PP192PP193PP195PP196PP197PP189e1d2G3c4p5b6a7G8f9g10SEG77SEGSGND5PP190PP191PP192PP193PP195PP196PP197PP189e1d2G3c4p5b6a7G8f9g10SEG87SEGSGND6PP190PP191PP192PP193PP195PP196PP197PP189e1d2G3c4p5b6a7G8f9g10SEG97SEGSGND7PP190PP191PP192PP193PP195PP196PP197PP189e1d2G3c4p5b6a7G8f9g10SEG107SEGSGND8PP190PP191PP192PP193PP195PP196PP197PP189SR2SR3SR4SR5SR6SR7SR8A1B2C3E14E25E36Y015Y114Y213Y312Y411Y510Y69Y77SDRV74ALS138GNDGNDVCCP195P196P197P189P190P191P192P1931234ABCD4321DCBATitleNumber RevisionSizeA4Date:21-Aug-xxSheet ofFile:I:CPLD-5Ncpld.ddb DrawnBy:SGND1SGND2SGND3SGND4SGND5SGND6SGND7SGND8SR1PP190PP191PP192PP193PP195PP196PP197PP189P180P186P187SR2SR3SR4SR5SR6SR7SR8A1B2C3E14E25E36Y015Y114Y213Y312Y411Y510Y69Y77SDRV74ALS138GNDGNDVCCP195P196P197P189P190P191P192P193图1-26串行扫描数码管74138片选原理图SEG3SEG10的共阴公共端G经74138译码并反相后分别与CPLD/FPGA的对应管脚相连，74138的A、B、C三个输入端分别接到CPLD/FPGA的P 108、P 186、P187管脚，由其控制各位分时选通，动态扫描。 SEG3SEG10(a,b,c,d,e,f,g,p)的各段与CPLD/FPGA引脚的对应关系为P 189、P 190、P 191、P 192、P 193、P 195、P 196、P197。 如图1-26所示。 44A AD D转换本实验箱AD转换采用双A/D转换，有8位AD转换器ADC0809与12位AD转换器MAX196。 对于ADC0809只使用了一路模拟量输入IN-1，其余个模拟量输入端均接到扩展槽5。 用户可最多实现7路模拟量分时输入。 ADD-A,ADD-B,ADD-C为可选择地址，分别接到CPLD/FPGA的对应管脚P36,P37,P38START（启动信号）与ALE（地址锁存信号）均接到CPLD/FPGA的对应管脚P19。 时钟CLOCK端接到CPLD/FPGA的对应管脚P40。 EOC（转换结束信号）接到CPLD/FPGA的对应管脚P39,Enable接对应的管脚P17。 8位数字量输出端由低（ls b28）到高（msb21）分别接到CPLD/FPGA的对应管脚P24，P25，P26，P27P28，P29，P30，P31。 对于MAX196，其VDD接外电源VCC（+5V），WR写端接P25，RD读端接P24，INT端接P19，6路输入与ADC0809复用，12位输出（D0D12）分别接P26,P27,P28,P29,P30,P31,P36,P37,P38,P39,P40,P41。 用户可以随意的使用任意一种。 图1-27A/D转换器08091234ABCD4321DCBATitleNumber RevisionSizeA4Date:21-Aug-xxSheet ofFile:I:CPLD-5Ncpld.ddb DrawnBy:GND13VCC11IN-026m sb2-1212-220IN-1272-3192-418IN-2282-582-615IN-312-714lsb2-817IN-42EOC7IN-53ADD-A25IN-64ADD-B24ADD-C23IN-75ALE22ref(-)16ENABLE9START6ref(+)12CLOCK10U8ADC0809VCC1234575PINVCCCH1CH2CH3CH4CH5CH6CH7P19P24P25P26P27P28P29P30P31P36P37P38P39P40CH0P181122334455AIN1STEREOCHLCHR1CH11CH2CH1CH21CH31CH4CH3CH41122W3W15K1TVCH01TGND图1-28A/D转换器MAX19655D DA A转换实验箱DA转换器DAC0800，参考电压为VCC（5V），数字量由CPLD/FPGA输入到DAC0800的DI0-DI7，与CPLD/FPGA管脚的对应关系为P132DI0，P133DI1，P134DI2，P135DI3，P136DI4，P139DI5，P140DI6，P141PDI7，P16CS。 模拟量输出经J3（2）输出。 图1-29D/A1转换器DAC08001234ABCD4321DCBATitleNumber RevisionSizeA4Date:21-Aug-xxSheet ofFile:I:CPLD-5Ncpld.ddb DrawnBy:CLK1CS2D113D104D95D86D77D68D59D410D311D212D113D014AGND15CH016CH117CH218CH319CH420CH521REFADJ22REF23INT24RD25WR26VDD27DGND28U9MAX196C15100PFVCCC160.01UC180.01UC174.7UC194.7UCH1CH2CH3CH4CH5P19P24P25P27P28P29P30P31P36P37P38P39P40P41P26CH0P181234ABCD4321DCBATitleNumber RevisionSizeA4Date:21-Aug-xxSheet ofFile:I:CPLD-5Ncpld.ddb DrawnBy:R110KR35KR210K+6V12J3CON2+12VC140.1UP119P120P121P122P125P126P127CDA130PCDA20.01UP12832615874U21LM318V-3V+13Iout4Iout2m sbB15B26Vrf(-)15B37B48Vrf(+)14B59B610Vlc1B711lsbB812P16DAIC1DAC0800-12V1122334455AOUTSTEREOCDA50.47UCDA60.47UDAOUT1R45.1K+12V-12V12TP1TOSPRDAOUT0图1-30D/A2转换器DAC080066单片机扩展槽及外扩槽在主板上留有一个模拟单片机扩展槽，用于CPLD/FPGA模拟单片机之用，其与CPLD/FPGA的接口分别为，P0.0P0.7(3932)，对应于P44，P45，P46，P47，P53，P54，P55，P56；P1.0P1.7(18)，对应于P57，P58，P60，P61，P62，P63，P64，P65；P2.0P2.7(2128)，对应于P75，P74，P73，P71，P70，P69，P68，P67；P3.0P3.7(1017)，对应于P83，P85，P86，P87，P88，P89，P90，P92；PSEN脚对应于P194，ALE脚对应于P79；RST脚对应于P18。 772RS232接口TXD（PC）接到RXD（CPLD/FPGA）的P182；RXD（PC）接到TXD（CPLD/FPGA）的P93。 885RS485接口RS485的DI、RD分别接CPLD/FPGA的P 167、P169管脚，DE、RE并联后与CPLD/FPGA的P168相连。 图1-31MAX487原理图99键盘1234ABCD4321DCBATitleNumber RevisionSizeA4Date:21-Aug-xxSheet ofFile:I:CPLD-5Ncpld.ddb DrawnBy:R2610KR285.1KR2710K+12V+6VC50.1UCDA330PCDA40.01U32615874U26LM318V-3V+13Iout4Iout2m sbB15B26Vrf(-)15B37B48Vrf(+)14B59B610Vlc1B711lsbB812P16DAIC2DAC0800-12VDAOUT112J11P131P132P133P134P135P136P139P140-12V+12VR55.1K12TP21234ABCD4321DCBATitleNumber RevisionSizeA4Date:21-Aug-xxSheet ofFile:I:CPLD-5Ncpld.ddb DrawnBy:RD1RE2DE3DI4GND5A6B7VCC8MAX487U20MAX487R23100VCCC250.1U485-A485-B12J7A KZ25.1VZ15.1VD2D3P1604X4键盘的接口电路如图1-32所示CPLD/FPGA的P 120、P 121、P 122、P125管脚作为扫描码输出，分别接到键盘的输入端，键盘的查询输出接到CPLD/FPGA的P 126、P 127、P 128、P131四个管脚上。 图1-32键盘接口示意图10扩展接口图1-33单片机接口图 (一)40PIN的扩展槽6为了外扩使用，在主板上设置有一个40PIN的扩展槽6，该扩展槽与标准的51单片机仿真机接口兼容,其接口定义如下1-PO 57、2-VCC、3-PO 58、4-PO 44、5-PO 60、6-PO 45、7-PO 61、8-PO 46、9-PO 62、10-PO 47、11-PO 63、12-PO 53、13-PO 64、1122K11122K21122K31122K41122K51122K61122K71122K81122K91122K101122K111122K121122K131122K141122K151122K16v12345RKA4.7KP120P121P122P125P126P127P128P131KR1100KR2100KR3100KR4100KR5100KR6100KR7100KR81001234ABCD4321DCBATitleNumber RevisionSizeA4Date:21-Aug-xxSheet ofFile:I:CPLD-5Ncpld.ddb DrawnBy:P1.01P1.12P1.23P1.34P1.45P1.56P1.67P1.78RST9P3.010P3.111P3.212P3.313P3.414P3.515P3.616P3.717XTAL118XTAL219GND20P2.021P2.122P2.223P2.324P2.425P2.526P2.627P2.728PSEN29ALE30EA31P0.732P0.633P0.534P0.435P0.336P0.237P0.138P0.039VCC40U22DIP40GNDVCCVCCPO44PO45PO46PO47PO53PO54PO55PO56PO57PO58PO60PO61PO62PO63PO64PO65PO67PO68PO69PO70PO71PO73PO74PO75PO83PO85PO86PO87PO88PO89PO90PO92P79_CLKCRY222.1184C2120PC2220P123456789RDPJA10KVCCPO44PO45PO46PO47PO53PO54PO55PO56X1X2CREST10URRESET10KVCCD03Q02D14Q15D27Q26D38Q39D413Q412D514Q515D617Q616D718Q719OE1LE11U2474LS373GNDAD0AD1AD2AD3AD4AD5AD6AD7P184_INP44P45P46P47P53P54P55P56DPJRSTD1RSTR11kRSTSW114-PO 54、15-PO 65、16-PO 55、17-P 18、18-PO 56、19-PO 83、20-VCC、21-PO 85、22-P 79、23-PO 86、24-PO 93、25-PO 87、26-PO 67、27-PO 88、28-PO 68、29-PO 89、30-PO 69、31-PO 90、32-PO 70、33-PO 92、34-PO 71、35-XTAL 2、36-PO 73、37-XTAL 1、38-PO 74、39-GND、40-PO75。 其中POXX表示CPLD/FPGA的管脚经过电阻后与扩展口相连。 图1-34单片机接口图（二）PS2接口图1-35PS2接口图26PIN的扩展槽5其与CPLD/FPGA对应的管脚在主板上已标明，此扩展槽可供用户根据自己的需要使用，。 1234ABCD4321DCBATitleNumber RevisionSizeA4Date:21-Aug-xxSheet ofFile:I:CPLD-5Ncpld.ddb DrawnBy:RO2RO3RO4RO5RO6RO7RO8RO9470X8RO10RO11RO12RO13RO14RO15RO16RO17RO18470X8RO20RO21RO22RO23RO24RO25RO26RO27470X8RO28RO19RO30RO31RO32RO29RO1470X8P44P45P46P47P53P54P55P56P57P58P60P61P62P63P64P65P67P68P69P70P71P73P74P75P83P85P86P87P88P89P90P92PO44PO45PO46PO47PO53PO54PO55PO56PO57PO58PO60PO61PO62PO63PO64PO65PO67PO68PO69PO70PO71PO73PO74PO75PO83PO85PO86PO87PO88PO89PO90PO9212345678910111213141516171819202122232425262728293031323334353637383940640PINPO44PO45PO46PO47PO53PO54PO55PO56PO57PO58PO60PO61PO62PO63PO64PO65PO67PO68PO69PO70PO71PO73PO74PO75P79_CLKPO83PO85PO86PO87PO88PO89PO90PO92P184_INVCCVCCGNDX1X2A181A162A153A124A75A66A57A48A39A210A111A012I/O013I/O114I/O215GND16I/O317I/O418I/O519I/O620I/O721CE22A1023OE24A1125A926A827A1328A1429A1730WE31VCC32U25W29C040VCCGNDP44P45P46P47P53P54P55P56AD0AD1AD2AD3AD4AD5AD6AD7P67P68P69P70P71P73P75P94P95P96P74P97P99P100DPJRST123GND4567VCC8IIC123GND4567VCC8SPIVCCVCCGNDGNDPO60PO61PO62PO63PO64PO65PO60PO61PO62PO63PO64PO651234ABCD4321DCBATitleNumber RevisionSizeA4Da te:21-Aug-xxShe etofFile:I:CPLD-5Nc pld.ddb DrawnBy:123456PSGNDVCCPO16PO17VCC12345PSRA4.7KPO16PO171234ABCD4321DCBATitleNumber RevisionSizeA4Date:21-Aug-xxSheet ofFile:I:CPLD-5Ncpld.ddb DrawnBy:VCCPO204PO205PO206PO207PO208PO7PO8PO9PO10PO11PO12PO13PO14PO15PO16PO198PO199PO200PO202PO203+12V-12VGNDPO17GND12345678910111213141516171819202122232425265123456789101112138123456789101112139PO198PO199PO200PO202PO203PO204PO205PO206PO207PO208PO7PO8PO9PO10PO11PO12PO13PO14PO15PO16PO17GN