eda 实验四61.doc

实验四EDA技术设计性实验-数字钟的设计 林美浪 10电信一 120101003161一、实验目的为了使学生有效加深对数字系统的分析和设计方法，熟练用EDA工具完成对数字系统的设计及仿真过程；安排本“设计性实验”。本实验由学生自行拟定实验电路、实验步骤并进行独立实验主，学会系统设计、调试、仿真及故障诊断、排除方法。二、实验题目数字钟的设计1任务要求：（1） 设计一个数字钟。（2） 具有时，分，秒计数显示功能，以24小时循环计时。（3） 具有清零，调节小时、分钟功能。（4） 具有整点报时功能，整LED灯花样显示。2设计说明提示（1） 数字钟的原理框图如图S4-1所示。控制器分频器译码驱动显示器键盘系统时钟图S4-1（2） 系统时钟可由实验箱上的时钟源经分频得到。功能键可由实验箱上的按键开关实现。三、实验设备及器材：1GW48EDA/SOPC+PK2实验系统。四、程序设计源码 1、 秒计数器模块的 VHDL 语言：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY second ISPORT( clk,reset,setmin:STD_LOGIC;enmin:OUT STD_LOGIC;daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY second;ARCHITECTURE fun OF second ISSIGNAL count:STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL enmin_1,enmin_2:STD_LOGIC; -enmin_1 为 59 秒时的进位信号BEGIN -enmin_2 由 clk 调制后的手动调分脉冲信号串daout=count;enmin_2=(setmin and clk); -setmin 为手动调分控制信号，高电平有效enmin=(enmin_1 or enmin_2); -enmin 为向分进位信号PROCESS(clk,reset,setmin)BEGINIF(reset=0)THEN count=0000000; -若 reset 为 0，则异步清零ELSIF(clk event and clk=1)then -否则，若 clk 上升沿到IF(count(3 downto 0)=1001)then -若个位计时恰好到1001即 9IF(count16#60#)then -又若 count 小于 16#60#,即60HIF(count=1011001)then -又若已到 59Denmin_1=1;count=0000000;-则置进位为 1 及count 复 0ELSE -未到 59Dcount=count+7; -则加 7，而+7=+1+6，即作加 6校正END IF;ELSE -若 count 不小于 16#60#（即 count 等于或大于16#60#）count=0000000; -count 复 0END IF; -END IF（count16#60#）ELSIF(count16#60#)then -若个位计数未到1001则转此句再判count=count+1; -若 count16#60#则 count加 1enmin_1=0after 100 ns; -没有发生进位ELSE -否则，若 count 不小于 16#60#count=0000000; -则 count 复 0END IF; -END IF（count（3 DOWNTO 0）=1001）END IF; -END IF（reset=0）END PROCESS;END fun;2、 分计数器模块的 VHDL 语言：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY minute ISPORT(clk,clk1,reset,sethour:IN STD_LOGIC;enhour:OUT STD_LOGIC;daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY minute ;ARCHITECTURE fun OF minute ISSIGNAL count :STD_LOGIC_VECTOR (6 DOWNTO 0);SIGNAL enhour_1, enhour_2: STD_LOGIC; -enmin_1 为 59 分时的进位信号BEGIN -enmin_2 由 clk 调制后的手动调时脉冲信号串daout=count;enhour_2= (sethour and clk1); -sethour 为手动调时控制信号，高电平有效enhour= (enhour_1 or enhour_2);PROCESS(clk,reset,sethour)BEGINIF(reset=0) THEN -若 reset 为 0，则异步清零count=0000000;ELSEIF(clkevent and clk=1)THEN -否则，若 clk 上升沿到IF(count (3 DOWNTO 0) =1001)THEN-若个位计时恰好到1001即 9IF(count 16#60#) THEN -又若 count 小于 16#60#，即60IF(count=1011001) THEN-又若已到 59Denhour_1=1; -则置进位为 1count=0000000; -count 复 0ELSEcount=count+7; -若 count 未到 59D，则加 7，即作加 6 校正END IF; -使前面的 16#60#的个位转变为 8421BCD 的容量ELSEcount=0000000;-count 复 0（有此句，则对无效状态电路可自启动）END IF; -END IF（count16#60#）ELSIF (count 16#60#) THENcount=count+1; -若 count16#60#则 count 加 1enhour_1=0 after 100 ns; -没有发生进位ELSEcount=0000000; -否则，若 count 不小于 16#60# count复 0END IF; -END IF（count（3 DOWNTO 0）=1001）END IF; -END IF（reset=0）END process;END fun;3、 时计数器模块的 VHDL 语言：LIBRARY IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY hour ISPORT(clk,reset:IN STD_LOGIC;daout:out STD_LOGIC_VECTOR(5 DOWNTO 0);END ENTITY hour;ARCHITECTURE fun OF hour ISSIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0);BEGINdaout=count;PROCESS(clk,reset)BEGINIF(reset=0)THEN count=000000; -若 reset=0，则异步清零ELSIF(clkevent and clk=1)THEN -否则，若clk 上升沿到IF(count(3 DOWNTO 0)=1001)THEN -若个位计时恰好到1001即 9IF(count16#23#)THEN -23 进制count=count+7; -若到 23D 则elsecount=000000; -复 0END IF;ELSIF (count16#23#)THEN -若未到 23D，则 count进 1count=count+1;ELSE -否则清零count=000000;END IF; -END IF（count（3 DOWNTO 0）=1001）END IF; -END IF（reset=0）END PROCESS;END fun;4、 报警模块的 VHDL 语言：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY alert ISPORT(clk:IN STD_LOGIC;dain:IN STD_LOGIC_VECTOR(6 DOWNTO 0);speak:OUT STD_LOGIC;lamp:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END alert;ARCHITECTURE fun OF alert ISSIGNAL count:STD_LOGIC_VECTOR(1 DOWNTO 0);SIGNAL count1:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINspeaker:PROCESS(clk)BEGIN -speak=count1(1);IF(clkevent and clk=1)THENIF(dain=0000000)THENspeak=10)THENcount1=00;-count1 为三进制加法计数器ELSEcount1=count1+1;END IF ;END IF ;END IF ;END PROCESS speaker;lamper:PROCESS(clk)BEGINIF(rising_edge(clk)THENIF(count=10)THENIF(count=00)THENlamp=001;-循环点亮三只灯ELSIF(count=01)THENlamp=010;ELSIF(count=10)THENlamp=100;END IF;count=count+1;ELSEcount=00;END IF;END IF;END PROCESS lamper;END fun;五、调试过程及步骤，测试结果1、 各模块仿真及描述（1） 秒计数器模块仿真图：将标准秒信号送入”秒计数器”，秒计数 器采用 60 进制计数器，每累计 60 秒发出一个分脉冲信号，该信 号将作为分计数器的时钟脉冲，daout 代表秒输出。2） 分计数器电路仿真图：也采用 60 进制计数器，每累计 60 分钟， 发出一个时脉冲信号，该信号将被送到时计数器，daout 端口代 表分钟输出3）小时计数器电路仿真图：时计数器采用 12 进制计时器，可实现对 24 小时累计。每累计 12 小时，发出一个脉冲信号。 2、顶层电路仿真及描述实现了数字钟