EDA技术使用教程.doc

本科生实验报告实验课程 可编程ASIC技术及应用 学院名称 信息科学与技术学院 专业名称 信息工程 学生姓名 田斌 学生学号 201213010220 指导教师 高嵩 实验地点 6B604 实验成绩 2015年4月27日 2015年5月18日实验一8位硬件加法器VHDL设计【实验目的】 学习8位硬件加法器的设计，进一步学习电路的仿真验证和硬件测试。【实验内容】本实验的内容是建立一个8位硬件加法器，并在GW48试验箱上进行测试。【实验原理】加法器是数字系统中的基本逻辑器件例如为了节省资源减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。【实验步骤】1. 用VHDL语言或图形输入法设计一个八位全加器；2. 对最后的顶层文件进行编译、仿真；【实验结果】1. 程序如下 LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER8ISPORT(CIN:INSTD_LOGIC;A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);S:OUTSTD_LOGIC_VECTOR(7DOWNTO0);COUT:OUTSTD_LOGIC);ENDADDER8;ARCHITECTUREbehavOFADDER8ISSIGNALSINT,AA,BB:STD_LOGIC_VECTOR(8DOWNTO0);BEGINAA=0&A;BB=0&B;SINT=AA+BB+CIN;S=SINT(7DOWNTO0);COUTbt=00000001;Abt=00000010;Abt=00000100;Abt=00001000;Abt=00010000;Abt=00100000;Abt=01000000;Abt=10000000;Anull;endcase;endprocessp1;p2:process(clk)beginifclkeventandclk=1thencnt8sgsgsgsgsgsgsgsgsgsgsgsgsgsgsgsg【netlist viewers】里面选择RTL Viewer，观察电 路结构；在【tools】【netlist viewers】里面选择State Machine Viewer，查看状态机转换图。 3. 新建波形文件进行仿真。保存时要和源程序存放在同一目录下。设置好输入波形参数后， 开始仿真。在仿真后输入输出波形中观察逻辑关系是否正确。 4. 将实验箱和PC合理连接起来。打开EDA6000软件，设置好芯片类型为ACEX1K （EP1K30TC144-3），载入模式12。 5. 根据EDA6000界面内管脚对应芯片的实际管脚在QUARTUS里面设定管脚号并检查 无误。 6. 将程序下载至FPGA内，并在EDA6000软件界面内进行验证测试。【实验结果】1.程序代码moduleSCHK(clk,din,clr,d,err);inputclk,din,clr;input7:0d;output3:0err;parameters0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg8:0cs,ns;reg3:0err;always(posedgeclkorposedgeclr)beginif(clr)cs=s0;elsecs=ns;case(cs)s0:if(din=d0)ns=s1;elsens=s0;s1:if(din=d1)ns=s2;elsens=s0;s2:if(din=d2)ns=s3;elsens=s0;s3:if(din=d3)ns=s4;elsens=s0;s4:if(din=d4)ns=s5;elsens=s0;s5:if(din=d5)ns=s6;elsens=s0;s6:if(din=d6)ns=s7;elsens=s0;s7:if(din=d7)ns=s8;elsens=s0;s8:ns=s8;defaultns=s0;endcaseendalways(ns)beginif(ns=s8)err=4b1010;elseerr=4b1110;endendmodule2.仿真结果【实验结论】Quartus II