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数字逻辑实验指导书 采用软件为Quartus II5.0,硬件芯片为ALTERA的Cyclone系列FPGA芯片EP1C6Q240C8。 使用本EDA实验台进行数字逻辑实验，不需要进行手工接线。 实验工作分2步进行1在PC机上，基于Quartus II软件进行原理图（逻辑图）的设计，设计完成后，需要经过引脚锁定、编译下载到EDA实验台上的FPGA芯片EP1C6Q240C8中。 下载完成后，即在FPGA芯片中形成物理的逻辑电路。 此步工作相当于传统实验的基于物理器件的接线操作。 2基于第一步形成的逻辑电路（在FPGA中），进行测试验证。 此过程可以用万用表、逻辑笔、示波器等测试FPGA的相应引脚，实现对逻辑电平、波形的测试，从而验证实验的正确性。 实验的注意事项1Quartus II的工程名和顶层实体名字必须为英文，存储路径最好不要含中文和空格。 2Quartus II的设计中所有的命名中，名字不要有空格。 3Quartus II的设计中放置“input”“ouput”引脚符号时，引脚符号的虚线框和原件的虚线框要刚好对上，以保证连接上，虚线框分开和部分重叠都不能正确连接。 4所用到的脉冲/时钟信号必须锁定到29脚，具体原理参考“实验用到的资源和原理”部分。 实验报告格式和内容书写实验报告，语言要简练，书写端正、作图正规。 按照如下格式和内容书写。 注意试验6为综合性实验，其格式和实验1到5不同，同时其需要有封面并装订成册。 一般实验（实验15）项目名称 一、实验目的及要求 二、实验仪器设备 三、实验内容、结果 四、实验总结包括实验中遇到的问题，如何解决遇到的问题；实验后的认识和感悟等。 综合性实验（实验6）项目名称 一、实验内容 二、实验目的及要求 三、实验仪器设备 四、实验结果 五、实验总结实验用到的资源和原理需要的资源1逻辑开关2发光二极管指示灯3单脉冲/1M-8M方波时钟数字逻辑实验需要用到的输入为逻辑 0、1，由逻辑开关提供，实验台提供了16个逻辑开关，为SD 0、SD1SD15,和FPGA的连接关系如下表11。 输出的逻辑 0、1接到发光二极管，实验台提供了很多发光二极管，具体只列了部分于表11中。 表11FPGA引脚逻辑开关200FPGA引脚41发光二极管LEDIO41SD0201SD142LEDIO42202SD243LEDIO43203SD344LEDIO44214SD445LEDIO45215SD546LEDIO46216SD647LEDIO47217SD748LEDIO48223SD857LEDIO57224SD958LEDIO58225SD1059LEDIO59226SD1160LEDIO60234SD1261LEDIO61235SD1362LEDIO62236SD1463LEDIO63237SD1564LEDIO6429单脉冲/1M-8M方波83LEDIO83从表中可以看出，SD0连接于200脚，SD1连接于200脚，41脚到83脚分别接有一个发光二极管指示灯。 具体原理如下图0所示（只列处了两个逻辑开关和两个发光二极管，其余同理）。 通过拨动逻辑开关实现逻辑 0、1的输入，输出的逻辑 0、1通过发光二极管指示，1亮0灭。 时序电路的实验要用到脉冲和1M-8M方波，由29脚的提供，原理如图0所示。 当短路子DZ3短接时，DZ4断开时，29脚和单脉冲(按一下出一个高电平的单脉冲)连接，当DZ4短接时，DZ3断开时，29脚接方波，此时频率由DZ 5、DZ 65、DZ 75、DZ85的短接情况决定。 DZ5短接时为8M,DZ6短接时为4M,DZ7短接时为2M,DZ8短接时为1M。 SD0SD1RRVCCI0200I0201LEDIO41RI041I042LEDIO42R FPGAEP1C6Q240C8SSW-PBRVCC单脉冲I029分频16MDZ3DZ48Mhz4Mhz2Mhz1MhzDZ5DZ6DZ7DZ8图0实验1基本逻辑门电路功能测试 一、实验目的1测试与非门及与非门组成的其它逻辑门电路的功能。 二、实验用的仪器、仪表TEC-5数字逻辑实验系统 三、实验原理与非门的逻辑功能是当输入端中有一个或一个以上低电平时，输出端为高电平。 只有当输入端全为高电平时，输出端才为低电平（即有“0”得“1”，全“1”出“0”）。 四、实验内容1测试二输入与非门的逻辑功能与非门的输入端接逻辑开关电平，输出端接发光二极管。 按表12所示测试与非门，并将测试结果填入表中。 B123AF BA表11F?输入输出A B逻辑状态000110112学习用二输入与非门构成其他逻辑电路的方法，并测试。 ?与门逻辑功能实现根据布尔代数的理论，BABAF?,所以用2个与非门即可实现与门逻辑功能。 输入A、B接逻辑开关，输出端接发光二极管。 参考表12，设计表格，并将测试结果填入表中。 ABF?或门逻辑功能实现根据布尔代数的理论，BABAF?,所以用3个与非门即可实现或门逻辑功能。 输入A、B接逻辑开关，输出端接发光二极管。 参考表11，设计表格，并将测试结果填入表中。 ABF?异或门逻辑功能实现根据布尔代数的理论，BABAF?,根据此异或逻辑表达式经过变换，逻辑图如下，请自行验证此逻辑图的正确性，同时思考如果直接据逻辑表达式画逻辑图，效果如何，近而体会变换的作用。 输入A、B接逻辑开关，输出端接发光二极管。 参考表11，设计表格，并将测试结果填入表中。 ABF 五、实验步骤 （1）PC机端的工作1启动QUARTUS II5.02:创建新的Quartus II工程（在创建新工程前，需要创建一个工作目录）打开FileNew ProjectWizard菜单，创建工程。 首先出现图1，参考如下图示进行。 指定工作目录和工程名。 接着点击“Next”按钮，一直到图2二所示，选择参考图示，指定芯片为EP1C6Q240C8。 接着，点击“Finish”图1图23:建立顶层模块设计文件（.bdf），选择FileNew,选择Block Diagram/Schematic File，按OK。 注意此文件必须与上一步骤的顶层文件名称相同，Save时自动出现顶层文件名称，保持不变。 在BDF文件设计窗口内的空白处双击,出现Symbol对话框,如下图3所示，展开“logic”，选nand2即二输入与非门，如图4所示，点击“OK”即可实现二输入与非门的放置。 按实验内容要求画出所用的逻辑图（画逻辑图过程中，利用”COPY”即可实现更多指定工程名此处和上边相同即可指定目录nand2门的放置）。 其中连线用鼠标左键即可实现。 三态门在“buffer”中，名字为”tri”。 选中即可实现三态门的放置（注意原件的放置可以直接输入原件名，如图 3、4所示）。 最终如图5所示。 图3图4在此直接输入原件名字即可实现原件选择在此直接输入原件名字即可实现原件选择图5在图5中完成了所有需要测试的逻辑图的连接，还需要放置端口（即把此逻辑电路引到对应的FPGA的引脚）。 放置过程同上，选“pin”中的“input”和“output”即为对应的输入、输出端口，在所用的逻辑图中输入端放输入端口，输出端放输出端口。 结果如图6所示。 端口放完后需要改名字，以便后边的实验过程的易于识别。 名字都调整好后，保存。 VCCINPUTnandInput1nandInput2INPUTVCCVCCINPUTandInput1andInput2INPUTVCCVCCorInput1INPUTVCCorInput2INPUTVCCINPUTxorInput1xorInput2INPUTVCCVCCtriInputINPUTVCCtriEnalbeINPUTnandOutOUTPUTandOutOUTPUTorOutOUTPUTxorOutputOUTPUTtriOutputOUTPUTNAND2instNAND2inst1NAND2inst2NAND2inst3NAND2inst4NAND2inst5NAND2inst6NAND2inst7NAND2inst8NAND2inst9TRIinst10图64进行编译选择菜单”Processing-Start Compilation”,实现编译。 在编译完成后，进行引脚锁定。 5引脚锁定引脚锁定的目的是把逻辑图中的逻辑输入、输出引到对应的FPGA的物理实际引脚上。 选择菜单“Assignments-Pins”,出现如图7所示窗口。 “To”列为对应的端口，“Location”列为锁定的实际位置，用鼠标单击选定对应的位置，如图7所示，直接输入相应的物理引脚号，如7，就会出现“PIN_200”,回车，即可实现对一个引脚的锁定。 在锁定完所有引脚后，保存然后重新编译即可。 编译完成后，在当前工作窗口点击鼠标右键，在弹出的菜单中选择“Show-Show Pinand LocationAssignments”显示图8，可以看到对应的引脚锁定关系。 因本实验所有输入端均接逻辑开关，输出端均接LED指示灯。 如下图，把与门的两个输入andInput 1、andInput2分别锁定到200和201脚，而200和201和逻辑开关相连。 与门的输出andOut锁定到41脚，而41和LED发光二极管连接，从而形成图9原理图连接关系，从而只需要拨动SD0,SD1即可实现输入端的 0、1输入，输出端对应的41脚的指示灯会“1”亮“0”灭。 其余的同理。 这里的锁定关系仅为参考，可以把输入锁定到16个开关中的任意一个，输出同样选择16个LED中的任一个均可。 图7Location PIN_202OptionValueVCCINPUTnandInput1nandInput2INPUTLocation PIN_203OptionValueVCCLocation PIN_200OptionValueVCCINPUTandInput1andInput2INPUTLocation PIN_201OptionValueVCCLocation PIN_214OptionValueVCCorInput1INPUTLocation PIN_215OptionValueVCCorInput2INPUTLocation PIN_223OptionValueVCCINPUTxorInput1xorInput2INPUTLocation PIN_224OptionValueVCCLocation PIN_217OptionValueVCCtriInputINPUTLocation PIN_216OptionValueVCCtriEnalbeINPUTLocation PIN_42OptionValuenandOutOUTPUTLocation PIN_41OptionValueandOutOUTPUTLocation PIN_43OptionValueorOutOUTPUTLocation PIN_45OptionValuexorOutputOUTPUTLocation PIN_44OptionValuetriOutputOUTPUTNAND2instNAND2inst1NAND2inst2NAND2inst3NAND2inst4NAND2inst5NAND2inst6NAND2inst7NAND2inst8NAND2inst9TRIinst10图8VCC123456LEDIO41SD0SD1R1R2R3图96编译下载再次编译本系统，完成后选“Tools-Programmer”，出现图10窗口，在“Hardware Setup”后如果为“No Hardware”，需要点击“Hardware Setup”进行编程线缆的设置，选“ByteBlasterLPT1”即可。 当线缆配置好后，”Start”按钮有效，在”Program/Confgure”处选中，按”Start”按钮即实现配置下载。 下载完成后，即可进行测试。 图10 （2）实验箱端的工作本部分工作主要完成对逻辑电路功能的测试，采用对输入逻辑开关的切换，实现不同的“0”“1”输入，从而输出端输出不同的逻辑电平，使指示灯亮或灭。 完成实验内容中各个表的填入，完成实验工作。 如用二输入与非门实现的与门的两个输入andInput 1、andInput2分别锁定到200和201脚，而200和201和逻辑开关SD0,SD1相连。 与门的输出andOut锁定到41脚，而41和LED发光二极管连接，从而形成图9原理图连接关系，从而只需要拨动SD0,SD1即可实现输入端的 0、1的四种组合输入，输出端对应的41脚的指示灯会“1”亮“0”灭，把结果填入对应的表中即可。 实验的电平测试采用万用表，把万用表打到直流电压20V档，黑表笔接试验台右上脚的地（GND），红表笔测输出端的LED指示灯的一个管脚。 注意红表笔测量时不要同时碰到两个及以上管脚，以免短路。 六、实验报告记录、实验结果，并用布尔代数的理论进行分析实验2译码器及其应用 一、实验目的1掌握译码器的逻辑功能及应用。 2学习并掌握双踪示波器的使用。 二、实验用的仪器、仪表EDA实验台万用表示波器PC机 三、实验原理译码器是一个多输入、多输出的组合逻辑电路。 它的作用是把给定的代码进行“翻译”，变成相应的状态。 译码器在数字系统中有广泛的用途，如代码变换、数据分配、存储器寻址、组合控制信号等。 本实验以74138为主要实验对象，图21为74138的逻辑图和管脚排列图。 其中A,B,C为地址输入端（其中C为高权位），Y0NY8N为译码输出端，G1,G2AN,G2BN为使能端（这里的N均为低有效的意思）。 表21为74138的功能表，当G11，G2ANG2BN0时，器件使能，地址码所指定的输出端有信号（为0）输出，其余输出端均为无信号（全为1）输出。 当G10和G2ANG2BN0两个条件不能同时满足时，译码器被禁止。 所用的输出同时为1。 GNDAINPUTVCCG1INPUTGNDG2ANINPUTGNDG2BNINPUTGNDBINPUTGNDCINPUTY7NOUTPUTY6NOUTPUTY5NOUTPUTY4NOUTPUTY3NOUTPUTY2NOUTPUTY1NOUTPUTY0NOUTPUTBAND31NOT8NOT9NOT10NOT11NOT12NOT13NOT14NAND415NAND416NAND417NAND418NAND419NAND420NAND421NAND422741383:8DECODERinst12ABCG1G2ANG2BNY0NY1NY2NY3NY4NY5NY6NY7N74138图2174138的逻辑图和管脚排列图表21输入输出Y3NG1G2AN+G2BN CB AY0NY1NY2NY4NY5N Y6N Y7N100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111100X X X X11111111X1X X X11111111 四、实验内容174138逻辑功能的测试将G1,G2AN,G2BN和地址输入端A、B、C和逻辑开关相接。 八个输出端接到LED指示灯。 拨动逻辑开关，按表22测试功能，并记录测试结果。 表22输入输出Y3NG1G2AN+G2BN CB AY0NY1NY2NY4NY5N Y6N Y7N10000100011001010011101001010110110101110X XXXX1XXX2用74138构成数据分配器若利用使能端中的一个输入端输入数据信息，器件就构成数据分配器。 在G2AN端输入数据（可以用逻辑开关），且G2BN0，G1=1，地址输入端接逻辑开关，先拨动地址输入端开关，再拨动数据输入端逻辑开关，看实验结果。 用语言描述多路分配的结果，并说明是原码输出还是反码输出。 3用74138实现逻辑函数ABCCBACBACBAZ?,实现该逻辑函数电路如图2-3,将测试结果记录在表23中（注意74138原件符号中C为高位，表23中A为高位）。 3:8DECODERABCG1G2ANG2BNY0NY1NY2NY3NY4NY5NY6NY7N74138instVCCGNDVCCAINPUTVCCBINPUTVCCCINPUT7420inst4ZOUTPUT图2-3表23输入G1G2AN+G2BN输出ABC1000010001100101001110100101011011010111 五、实验步骤 （1）PC机端的工作具体步骤参考实验1部分，所不同的是?此实验的逻辑图中用的原件为74138， 7420、VCC（电源）、GND（地），完成的原理图如图24所示，具体端口名字可以自行命名。 ?据“实验用到的资源和原理”一节图0原理可以知道，1MHZ信号必须锁定到29脚。 其余所有的输入锁定到逻辑开关，输出锁定到LED指示灯。 VCCAINPUTVCCBINPUTVCCCINPUTVCCINPUTG1INPUTVCCINPUTG2ANG2BNVCCVCCINPUTC1INPUTVCCINPUTB1A1VCCVCCINPUTC2INPUTVCCINPUTB2A2VCCVCC1MHZINPUTZOUTPUTY0NY1NY2NY3NY4NY5NY6NY7NOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTY0N17Y1N18Y2N19Y3N20Y4N21Y5N22Y6N23Y7N24OUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUT3:8DECODERABCG1G2ANG2BNY0NY1NY2NY3NY4NY5NY6NY7N74138instVCCGND7420inst43:8DECODERinst3ABCG1G2ANG2BNY0NY1NY2NY3NY4NY5NY6NY7N741383:8DECODERinst5ABCG1G2ANG2BNY0NY1NY2NY3NY4NY5NY6NY7N74138GNDVCC图24 （2）实验箱端的工作“74138逻辑功能的测”和“用74138实现逻辑函数”部分工作主要完成对逻辑电路功能的测试，采用对输入逻辑开关的切换，实现不同的“0”“1”输入，从而输出端输出不同的逻辑电平，使指示灯亮或灭。 完成实验内容中各个表的填入，完成实验工作。 “用74138构成时序脉冲分配器”部分要借助示波器看波形。 通过拨动地址输入端逻辑开关，实现脉冲的分配，用示波器测试G2AN端信号和在地址输入端不同组合情况下输出Y0NY7N的的信号。 六、实验报告1将测试结果填入相应的表格，将观察到的波形画出来。 2对实验结果进行分析讨论。 实验3触发器 一、实验目的1掌握基本RS触发器、JK触发器、D触发器的逻辑功能及测试方法。 2熟悉触发器之间的相互转换。 二、实验用的仪器、仪表EDA实验台万用表示波器PC机 三、实验原理触发器具有两个稳定状态，用以表示逻辑状态0和1。 在一定的外加信号作用下，可以从一种稳定状态翻转为另一稳定状态。 它是一个具有记忆功能的二进制信息存储器件。 是构成各种时序电路的最基本的逻辑单元。 1基本RS触发器由两个与非门可以组成一个基本RS触发器。 接线方法如图31所示。 它是无时钟控制低电平直接触发的触发器。 基本RS触发器具有置0，置1和保持的三种功能。 通常称S为置1端，因为S0时，触发器被置1，R为置0端，因为R0时，触发器被置0，当SR1时，状态保持。 7400inst7400inst1图31基本RS触发器2JK触发器JK触发器的状态方程为nnnQKQJQ?1。 JK触发器采用下降沿触发，其功能如表31所示。 表3-1输入输出dS dRCPJ K1?nQ1?nQ0110100Qn1Qn110011101011010Qn Qn1Qn Qn1111113D触发器D触发器的状态方程为DQn?1,其输出状态的更新发生在CP脉冲的上升沿。 触发器的状态只取决于时钟到来前D端的状态。 D触发器的功能表如表3-2所示。 表324触发器之间的相互转换在集成触发器产品中，每一种触发器都有自己固定的逻辑功能。 但各种功能的触发器之间可以进行相互转换。 如将JK触发器的JK两端连在一起，并认定它为T端，就构成T型触发器，其状态方程为nnnQTQTQ?1。 T触发器的功能表如表3-3所示。 由表可知，当T=0时,时钟脉冲作用后，其状态保持不变；当T1时，时钟脉冲作用后，触发器状态翻转。 所以，将T触发器的T端置1，即得T触发器。 T触发器每来一次脉冲，触发器的状态就翻转一次，故称之为翻转触发器。 若将D触发器的Q端与D端相连，便转换为T触发器。 表33输入输出Sd RdCP TQn+1010101Qn Qn110111 四、实验内容 1、测试基本RS触发器的逻辑功能。 按图3-1所示接线，用两个与非门组成基本RS触发器，输入端为R、S。 输出端为Q、Q。 所用与非门型号为7400，如下图所示。 按表34要求进行测试，并记录之。 7400inst输入输出Qn+1Rd SdCP DQn+110100101111101100Qn1Qn11表34R SQ Q输出状态111001002测试JK触发器74112的逻辑功能74112为双JK触发器，是下降沿触发的边沿触发器。 其引脚功能如图32所示。 其中，J、K为输入端，是触发器状态更新的依据。 Q和Q为两个互补输出端。 通常把Q0，Q1的状态定义为触发器的0状态，而把Q1，Q0定义为触发器的1状态。 JK FLIP-FLOPS1K1CLRN1J1PRN1CLK2PRN2K2CLRN2J2CLK1QN2Q2QN1Q74112inst1图3274112双JK触发器引脚功能任选74112中的一个JK触发器，测试其逻辑功能并记录。 （1）测试Rd（CLRN），Sd（PRN）的复位、置位功能Rd，Sd，J，K，CP如表35所示给其赋值，观察Q，Q端状态，并记录结果于下表中。 表35Sd RdJ KC Q触发器状态0110 （2）测JK触发器的逻辑功能按表36所示，改变J、K逻辑电平，CP端按单次脉冲，观察Q，Q端状态变化。 将测试结果填入表36中，并说明其功能。 表36JKCP QnQn+1功能0001010110011101 （3）将JK触发器转换为T触发器。 将JK触发器的JK端连在一起，即构成T触发器。 在CP端输入1MHZ的连续脉冲，用双踪示波器观察CP、Q、Q的波形，注意其相位关系，并描绘之。 3、测试D触发器的逻辑功能实验所用触发器为7474双D触发器，是上升沿触发的边沿触发器，其管脚排列如图33所示。 D FLIP-FLOPS2D2CLRN2PRN1CLK1D1CLRN1PRN2CLK1QN2Q2QN1Q7474inst2图337474双D触发器引脚排列图 （1）测试Rd，Sd的复位、置位功能按表37所示，测试复位、置位功能，并将结果填于表中。 表37Sd RdD CQ触发器状态0110 （2）测试D触发器的逻辑功能按表38所示，测试D触发器逻辑功能，并将测试结果填入表中。 Qn表38Qn+1D CP001101 （3）将D触发器的Q端与D端相连，构成T触发器。 在CP端输入1MHZ的连续脉冲，用双踪示波器观察CP、Q的波形。 五、实验步骤具体步骤参考实验1部分，所不同的是?此实验的逻辑图中用的原件为7400， 74112、7474，完成的原理图如图34所示，具体端口名字可以自行命名。 VCCSINPUTVCCRINPUTVCCINPUTJKJ_RSETINPUTVCCINPUTVCCCLKINPUTVCCTINPUTVCCJ_SETINPUTVCCVCCD_RSETINPUTVCCINPUTD_SETDINPUTVCCQOUTPUTQNOUTPUTJK_QJK_QNOUTPUTOUTPUTT_QT_QNOUTPUTOUTPUTD_QD_QNOUTPUTOUTPUTTPIE_QOUTPUT7400inst7400inst1JK FLIP-FLOPSinst21K1CLRN1J1PRN1CLK2PRN2K2CLRN2J2CLK1QN2Q2QN1Q74112JK FLIP-FLOPSinst31K1CLRN1J1PRN1CLK2PRN2K2CLRN2J2CLK1QN2Q2QN1Q74112VCCD FLIP-FLOPSinst72D2CLRN2PRN1CLK1D1CLRN1PRN2CLK1QN2Q2QN1Q7474D FLIP-FLOPSinst82D2CLRN2PRN1CLK1D1CLRN1PRN2CLK1QN2Q2QN1Q7474VCC图34?据“实验用到的资源和原理”一节图0原理可以知道，单脉冲信号必须锁定到29脚。 其余所有的输入锁定到逻辑开关，输出锁定到LED指示灯。 六、实验报告1列表各类触发器功能2通过实验总结D和JK触发器逻辑功能及触发方式实验4计数器 一、实验目的1学习用集成触发器构成计数器的方法。 2掌握计数器的使用方法并测试其功能。 二、实验用的仪器、仪表EDA实验台万用表示波器PC机 三、实验原理计数器是一个用以实现计数功能的时序部件。 它不仅可以用来计脉冲数，还常用作数字系统的定时，分频和执行数字运算以及其他特定的逻辑功能。 计数器种类很多。 按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。 根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。 根据计数器的增减趋势，又分为加法、减法和可逆计数器。 74192是同步十进制可逆计数器，具有两个时钟输入端，并具有清除和置数等功能，其引脚排列如图41所示。 其中，LDN置数端，UP加计数端，DN减计数端，CON非同步进位输出端，BON非同步借位输出端，CLR清除端，A、B、C、D数据输入端，QA、QB、QC、QD数据输出端。 COUNTERDDNCABCLRUPLDNQBQCQDBONCONQA74192inst1图4174192引脚排列图74192的功能如表41所示。 由表得知，当清零端CLR为高电平时，计数器直接清零。 CLR置低电平时，执行其他功能。 当CLR0，LDN0时，数据直接从置数端A、B、C、D置入计数器。 当CLR0，LDN1时，执行计数功能。 执行加计数时，减计数端DN1，计数脉冲从UP输入，在计数脉冲的上升沿进行8421码的十进制加计数。 执行减计数时，UP1，计数脉冲从DN输入。 表42为加减计数器的状态转换表。 表41输入输出QCCLR LDNUP DND CB AQDQB QA10111Cba00000d dc ba01加计数减计数0表42加计数进位输入脉冲数0123QD0000456789输出000011QC0000111100QB0011001100QA0101010101借位减计数一个十进制计数器只能表示09十个数。 为了扩大计数器范围，常用多个进制计数器级联使用。 同步计数器往往设有进位（或借位）输出。 故可选用其进位（或借位）输出信号驱动下一级计数器。 图42是利用74192进位输出CON控制高一位的UP端构成的加计数器级联图。 COUNTERDDNCABCLRUPLDNQBQCQDBONCONQA74192inst1COUNTERDDNCABCLRUPLDNQBQCQDBONCONQA74192inst2 四、实验内容1用D触发器构成异步二进制加法计数器图43是用四块D触发器构成的四位二进制加法计数器。 它的连接特点是将每只D触发器接成T触发器。 再由低位触发器的Q端和高位触发器的CP端相连。 图43四位二进制异步加法计数器给CP端接单步脉冲，测试计数功能，并将测试结果记入表43中。 表43图42加计数器级联图输入CP个数012345678910Q31112131415输出Q2Q1Q0给CP端加分f=1MKHZ的连续脉冲，用示波器观察Q0Q3波形，并描绘出来。 2用JK触发器构成可控行波计数器实验用触发器型号为74112双JK触发器，按图44接线JK FLIP-FLOPS1K1CLRN1J1PRN1CLK2PRN2K2CLRN2J2CLK1QN2Q2QN1Q74112instJK FLIP-FLOPS1K1CLRN1J1PRN1CLK2PRN2K2CLRN2J2CLK1QN2Q2QN1Q74112inst2图44可控行波计数器将RDN端接0。 清零完毕再接高电平。 JK端接1。 给CP接单步脉冲，Q0Q3接01指示器，参照表43自制表格。 给CP端依次送入单个脉冲，观察Q0Q3变化情况，并记录之。 当JK控制端接0，是否还能计数3用74192实现六进制计数器按图45所示，用74192和7400组成六进制加法计数器，测试其逻辑功能，并将测试结果记于表44中。 COUNTERDDNCABCLRUPLDNQBQCQDBONCONQA74192inst7400inst37400inst4图45六进制计数器表44CPCP数Q30Q2Q1Q0123456 五、实验步骤具体步骤参考实验1部分，所不同的是?此实验的逻辑图中用的原件为7400， 74112、 74192、VCC、GND，完成的原理图如图46所示，具体端口名字可以自行命名。 VCCCLKINPUTVCCJKInputINPUTVCC74192LDINPUTVCCJKClearNINPUTD_Q0OUTPUTD_Q1OUTPUTD_Q2OUTPUTD_Q3OUTPUTJK_Q0OUTPUTJK_Q1OUTPUTJK_Q2OUTPUTJK_Q3OUTPUT74192Q3OUTPUT74192Q2OUTPUT74192Q1OUTPUT74192Q0OUTPUTD FLIP-FLOPS2D2CLRN2PRN1CLK1D1CLRN1PRN2CLK1QN2Q2QN1Q7474instD FLIP-FLOPS2D2CLRN2PRN1CLK1D1CLRN1PRN2CLK1QN2Q2QN1Q7474inst1VCCVCCVCCVCCVCCVCCVCCVCCJK FLIP-FLOPSinst111K1CLRN1J1PRN1CLK2PRN2K2CLRN2J2CLK1QN2Q2QN1Q74112JK FLIP-FLOPSinst121K1CLRN1J1PRN1CLK2PRN2K2CLRN2J2CLK1QN2Q2QN1Q74112VCCVCCVCCVCCCOUNTERDDNCABCLRUPLDNQBQCQDBONCONQA74192inst177400inst197400inst18GNDVCC图46?据“实验用到的资源和原理”一节图0原理可以知道，单脉冲信号必须锁定到29脚。 其余所有的输入锁定到逻辑开关，输出锁定到LED指示灯。 六、实验报告实验5加法器 一、实验目的 1、了解半加器、全加器的原理及实现的方法。 2、测试半加器、全加器的逻辑功能。 掌握组合逻辑电路的分析方法。 3、学习四位二进制全加器的使用方法。 二、实验用的仪器、仪表EDA实验台万用表示波器PC机 三、实验原理算术运算是数字系统的基本功能，更是计算机中不可缺少的基本单元。 半加器和全加器是算术运算电路的基本单元，它们是完成一位二进制数相加的一种组合逻辑电路。 两个一位二进制数的加法运算，真值表如表5-1所示。 其中S表示和数，C表示进位数。 这种加法运算只考虑了两个加数本身，而没有考虑低位的进位，所以称为半加器。 由真值表得S=A?B C=A?B表5-1被加数A加数B00和S0进位C0011101110001全加器能够进行加数、被加数和低位的进位数相加，并根据求和结果给出该位的进位信号，真值表如表5-2所示。 由真值表得Si=Ai?Bi?Ci-1Ci=(Ai?Bi)?Ci-1+Ai?Bi表5-2Ci-1Ai BiSi Ci0000111100110011010101010110100100010111多位数加法器串行进位加法器。 若有多位数相加，可采用并行相加串行进位的方式来完成。 例如有两个四位二进制数A 3、A 2、A 1、A0和B 3、B 2、B 1、B0相加，可以采用集成的电路芯片7483完成。 四、实验内容 1、分析、测试由与非门组成的半加器的逻辑功能由与非门组成的半加器电路如图5-1所示。 请写出图5-1的逻辑表达式F1=F2=F3=S=C=根据表5-3测试半加器的逻辑功能，并记录之。 表5-3F1A BF2F3S C 000110112、分析、测试由异或门和与非门组成的半加器的逻辑功能由异或门和与非门组成的半加器电路如图5-2所示，完成表5-4的测试。 VCCINPUTHAAHABINPUTVCCHfASOUTPUTHfACOUTPUTNAND2inst6NAND2inst7XORinst16表5-4B AS C 000110113、分析、测试全加器的逻辑功能NAND2instNAND2inst1NAND2inst2NAND2inst3NAND2inst4ABF1F2F3SC图5-1与非门组成的半加器电路图5-2异或门和与非门组成的半加器分析、测试由异或门和与非门组成的全加器，电路如图5-4所示，完成表5-5的测试。 NAND2inst10NAND2inst11NAND2inst12VCCINPUTFAAFABINPUTVCCVCCFACINPUTFCOUTPUTFSOUTPUTXORinst17XORinst18表5-5Ai BiCi-1Si Ci 0000101001100010111011114、练习多位全加器的使用方法7483是四位二进制全加器，其框图和输入、输出脚如图5-5所示。 其中A 4、A 3、A 2、A1和B 4、B 3、B 2、B1为数据输入端，S 4、S 3、S 2、S1是和数输出端，C4是进位输出端，C0是低位进位输入。 按表5-6中的各组数据，验证测试四位二进制全加器的功能。 7483图5-4异或门和与非门组成的全加器Si=Ai?Bi?Ci-1Ci=(Ai?Bi)?Ci-1+Ai?Bi7483instB4INPUTC0INPUTA1INPUTA2INPUTB1INPUTB2INPUTA3INPUTB3INPUTA4INPUTS3OUTPUTS4OUTPUTS2OUTPUTC4OUTPUTS1OUTPUTI/OTypeFULL ADDERB4C0A1B1A2B2A3B3A4S3S4S2C4S1inst1图5-57483四位二进制全加器表5-6A 4、A 3、A 2、A1C010101B 4、B 3、B 2、B10101C4S 4、S 3、S 2、S 1、100101011110100001 五、实验步骤具体步骤参考实验1部分，所不同的是此实验的逻辑图中用的原件为双输入与非门NAND2，异或门XOR，加法器7483，完成的原理图如图56所示，具体端口名字可以自行命名。 所有的输入锁定到逻辑开关，输出锁定到LED指示灯。 VCCHalfAddAINPUTVCCHalfAddBINPUTVCCINPUTHAAHABINPUTVCCHalfAddSumOUTPUTHalfAddCarryOUTPUTHfASOUTPUTHfACOUTPUTNAND2instNAND2inst1NAND2inst2NAND2inst3NAND2inst4NAND2inst6NAND2inst7NAND2inst10NAND2inst11NAND2inst12VCCINPUTFAAFABINPUTVCCVCCFACINPUTFCOUTPUTFSOUTPUTFULL ADDERinst13B4C0A1B1A2B2A3B3A4S3S4S2C4S17483VCCINPUT7483A17483B1INPUTVCCINPUT7483A27483B2INPUTVCCINPUT7483A37483B3INPUTVCCINPUT7483A47483B4INPUTVCCVCCVCCVCCVCC7483CIINPUT7483S17483S27483S37483S4OUTPUTOUTPUTOUTPUTOUTPUT7483COutputOUTPUTXORinst16XORinst17XORinst18图56 六、实验报告 1、实验数据、图表，并对实验结果进行分析。 2、总结组合逻辑电路的分析与测试方法。 实验6移位寄存器及其应用 一、实验目的 1、掌握移位寄存器的电路组成原理及其测试方法。 2、学习四位双向移位寄存器逻辑功能测试及使用方法。 3、学习应用移位寄存器构成环形计数器的原理和方法。 二、实验用的仪器、仪表EDA实验台万用表示波器PC机 三、实验原理移位寄存器是具有移位功能的寄存器。 是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。 既能左移又能右移的称为双向移位寄存器。 只需要改变左、右移的控制信号便可以实现双向移位。 根据移位寄存器存取信息的方式不同，分为串入串出、串入并出、并入串出和并入并出四种方式。 常用的四位双向移位寄存器74194的框图及其输入输出引脚图如图6-1所示。 其中A、B、C、D为并行输入端，QA、QB、QC、QD为并行输出端，SRSI为右移串行输入端，SLSI为左移串行输入端，S 1、S0为操作模式控制，CLRN为直接清零端，CLK为时钟脉冲输入端。 74194有5种不同操作模式即并行送数寄存、右移、左移、保持及清零。 S 1、S0和CLRN的控制作用如表6-1所示。 SHIFT REG.SLSISRSIABCDS0CLKCLRNS1QAQBQCQD74194inst74194inst1SLSI INPUTSRSIINPUTBCCLKCLRN INPUTDS1S0AQAQBQCQDINPUTINPUTINPUTINPUTINPUTINPUTINPUTOUTPUTOUTPUTOUTPUTOUTPUTI/OType图6-174LS194框图表6-1CLK CLRN S1S0功能CLRN=0,使QDQCQBQA=0000，寄存器正常工作时CLRN=1CLK上升沿作用后，并行输入数据送入寄存器，QDQCQBQA=DCBA串行数据送入右移输入端SRSI，CLK上升沿进行右移，QDQCQBQA=DSRSIDCB串行数据送入左移输入端SLSI，CLK上升沿进行左移，QDQCQBQA=CBADSLSI CLK上升沿作用后，寄存器内容保持不变QDQCQBQA=QDnQCnQBnQAn QDQC QBQA0清除111并进送数101右移110左移100保持1保持QDQCQBQA=QDnQCnQBnQAn移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发送器；串行累加器；可用作数据转换，即把并行数据转换为串行数据，或把串行数据转换为并行数据。 四、实验内容 1、由D型触发器组成的四位缓冲寄存器测试由四个D型触发器组成的四位缓冲寄存器的原