FPGA考试样卷.doc

(钱老师说，今年试卷有较大变化，不要被去年这份试卷误导了，今年主要是选择填空问答和编程题)浙江工业大学之江学院09/10学年第1学期FPGA编程基础 期终试卷（考试类型：教材开卷）班级通信姓名 学号题序一二三四五六七八九十总评一、名词解释：写出下列英文缩写的中英文含义。（12分）EDA、VHDL、CPLD、FPGA、ASIC、IP二、请指出下列短标识符哪些是合法标识符，哪些是非法标识符（10分）my_ _counter Decoder_1 2FFT Sig_#N Not-Ack ALL_RST_ data_BUS return_1 entity Sig/N三、回答下列问题：（23分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY m-15 IS PORT(clk:IN STD_LOGIC; m:OUT STD_LOGIC);END m-15;ARCHITECTURE behav OF m-15 ISCONSTANT m-15:STD_LOGIC_VECTOR(0 TO 14):=000111101011001;SIGNAL n:INTEGER RANGE 0 TO 14;BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN m=m-15n; IF n=14 THEN n:=0; ELSE n:=n+1; END IF; END IF; END PROCESS;END behav;1、程序写好后，保存的文件名为 ？然后建立工程（project），进行编译（compiler）。2、上面程序有误，请改正错误。3、编译无误后进行仿真（simulation）。仿真前需建立一个波形文件vector waveform files。如何建立波形文件？仿真需要哪几个步骤？4、见图，在调出管脚时，选项filter一栏下拉菜单中你倾向于选择哪一项？“pins：all”还是“pins：assigned”？为什么？5、仿真节点（node）调出后，需设置仿真时间end time和输入信号clk波形。如，仿真时间end time 设置为：输入信号clk设置为时钟信号：这样设置有何不妥？6、仿真结果达到逾期要求后，如果要做硬件测试，下一步是编程下载（programmer），就本校实验箱情况，硬件参数设置hardware setup设为：Masterblaster、byteblasterMV、enthernetblaster中的哪一种？四、问答题或编程题。（55分）1、画出用D触发器实现2分频的电路。（5分）2、依照Altera公司PLD器件的命名规则，说明器件型号EP1K30TC144-3的含义。（7分）3、用VHDL语言设计一带异步清零端的计数器，进行06的计数。（10分）4、（1）分别用VHDL语言中的顺序语句和并行语句设计“串并变换模块”，实现1路串行码输入，7路并行码输出。（30分）模块要求如下： 输入时钟：clk 输出信号：dataout6.0输入数字信源：m 输出信号指示端：oe，高电平有效使能端：en