SDRAM布线方法.doc

SDRAM布线方法1、无所谓在外面还是在内部，都可以，内外走线都要打孔。表层信号紧临地平面就不怕干扰，但要注意外表面空气介电常数不如隔绝空气的内部稳定，在一些湿度，温差大的地方的设备最好走内部，外部走地层，不过这样成本高。2、等长不是目的，目的是满足建立保持时间，同频同相，采样正确。SDRAM是公共时钟模式，只关心建立时间，不关心保持时间。这些时间和各段飞行时间，经过个门电路延时，clock skew，jitter，cycle等有关，需要按照公式精确计算。算出各种参数后下规则，让EDA软件辅助设计。选出最长的一根线，不需要计算什么，只要与之等长即可。有些软件能自己算，有些只能自己一段段计算，可以编程让EXCEL表格对某种格式的报告文件自动求和，也算半自动了。目测不准吧。3、有些软件有自动推济功能，DXP好像有吧，不清楚。 其实布线就是和干扰做斗争，可以这样考虑：SDRAM是内存，用来存储数据，写入1读出1，写入0读出0，即保证数据访问正确。那么，什么情况会导致数据访问错误呢？ 1、判决错误，0判成1，1判成0。可能参考电平不准(为什么不准：电源压降)，也可能是加性干扰，阻抗不匹配。 2、时序错误，不满足建立保持时间，采样点相位错误。 那么只要解决好这两个问题，保证内存正确访问，你的SDRAM电路就设计成功了。 SDRAM对布线有什么要求？ 首先必须明白SDRAM是一种什么样的存储器，搞清其接口工作的逻辑时序。SDRAM是一种同步动态存储器，所有接口信号都是通过时钟同步和采样的。这就对SDRAM的布线提出了要求保证采样的正确性。于是，应用高速数字电路的知识结合某种具体SDRAM器件和你的PCB进行分析，发现在正常工作频率（如100MHz）下，在PCB走线上的信号传输时间大于其上升时间1/10。于是，接下来考虑高速数字电路两大问题反射和延迟：反射造成 SDRAM时钟线信号出现振铃，多次穿越门限造成误触发；数据线和时钟线的传输延迟不相同，造成时钟上升沿采样不到所需要的数据。接下来应用解决方法：时钟线串联电阻做阻抗匹配；布线时控制数据线和时钟线的长度差在一定范围内。当然，我这里说的是一个很简单的演绎过程，还有拓扑结构、最大布线长度等重要问题没有考虑，请大家仔细阅读我是一只鱼同学刚才推荐的课本。提示下，拓扑结构和最大布线长度的选择可以通过前仿真进行验证。 进一步的问题，SDRAM布线用什么拓扑结构好？ 这个问题困扰了我很久很久，终于在学会前仿真后解决了，哈哈。其实大家已经很清楚SDRAM要尽量使用Y型分支结构（也叫T型分支），因为链式结构会产生两个问题：一、两片SDRAM的传输延迟不一样，影响CPU对数据输出进行采样；二、链式结构的节点处阻抗不连续，是一个反射点，而且反射点和源的距离太大，反射效果明显。但是，如果使用Y型分支结构，到底是先分支好呢还是后分支好呢？经过前仿真的验证，分支点靠近CPU的时候效果稍微好那么一点点。我想这是因为分支点本身是一个阻抗不连续点，也是会发生反射的