5 三态总线控制电路设计.doc

EDA实验报告书姓名 学号 实验时间 课题名称三态总线控制电路设计实验目的1 掌握进程的一般描述方法；2进一步掌握文本输入的EDA设计方法。设计要求设计一个三态总线控制门电路。具体设计要求如下：1）当EN=0时，三态门的输出端处于高阻状态； 2）根据EN值的不同，使得输出端分别选择输出七个输入端的信号。 七个输入端的输入信号均为四位二进制信号。试用两种方法实现。 （其中必须包含信号量的定义）设计思路 使用IF语句和CASE语句分别设计两种程序，利用STD_LOGIC数据类型的Z对一个变量赋值，即会引入三态门，并在控制下可使其呈高阻态，这等效于使三态门禁止输出。设计源程序设计1（IF语句）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY santaimendianlu IS port(input6,input5,input4,input3,input2,input1,input0:IN STD_LOGIC_VECTOR(3 DOWNTO 0); enable :IN STD_LOGIC_VECTOR(2 DOWNTO 0); output :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END santaimendianlu;ARCHITECTURE multiple_drivers OF santaimendianlu ISSIGNAL SINT :STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(enable,input6,input5,input4,input3,input2,input1,input0) BEGIN IF enable=000 then SINT= ZZZZ; ELSIF enable=001 then SINT=input6; ELSIF enable=010 then SINT=input5; ELSIF enable=011 then SINT=input4; ELSIF enable=100 then SINT=input3; ELSIF enable=101 then SINT=input2; ELSIF enable=110 then SINT=input1; ELSIF enable=111 then SINT=input0; ELSE SINT = ZZZZ; END IF; output SINTZ); WHEN 001 = SINT SINT SINT SINT SINT SINT SINTSINTZ); END CASE; output=SINT; END PROCESS; END bhv;仿真波形图 延时分析设计1（IF语句）设计2（CASE语句）问题讨论1、 试分析对比两种方法的效率。答：case语句的效率高,If 语句每个分支之间是有优先级的，综合得到的电路是类似级联的结构。Case语句每个分支是平等的，综合得到的电路则是一个多路选择器。因此，多个if elseif语句综合得到的逻辑电路延时往往比case语句要大。2、若引入时钟沿信号，哪种方法更