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常用公式：使用反演规则时，不属于单个变量上的反号应保持不变。对偶与反演区别：对偶变量不作变化。偶数个变量的异或和同或是是互反的，奇数个变量的异或和同或是相同的。 如果，则如果，则 （1的个数为奇数）（0的个数为奇数）任意两个不相同的最小项的乘积为0所有最小项的和为1对于n变量的逻辑函数，两个相邻的最小项之和，得到一个(n-1个变量的)乘积项,即消去一个变量。相邻指两个最小项之间只有一个变量互反，其余相同。任意两个最大项之和为1全体最大项之积为0标称电平：0V 5V输出低电平UOL：输入全为高电平时的输出电平。（0.3V）（灌电流负载）（提高电路驱动能力）输出高电平UOH：输入至少有一个为低电平时的输出电平。（3.6V）（拉电流负载：对后级负载有较强驱动）开门电平: 记为UON ，它是保证门导通时允许的输入最小值。 UON 越小，在输入高电平时的抗干扰力越强。关门电平: 记为UOFF ，它是保证门处于截止状态允许的输入最大值。 UOFF 越大，在输入低电平时的抗干扰力越强。TTL: VCC=+5V; VL=0.2V; VH=3.6VECL: VEE=-5.2V； VL=-1.6V； VH=-0.8VCMOS: VDD=+3V+18V； VL=0V; VH= VDD扇出系数N(带同类门个数):选N=10;工程上选N=68闲置输入端的处理:与门、与非门:接“1”(VCC)与信号端并接使用闲置(TTL门输入端闲置等效输入为“1”)或门、或非门:接“0”(地)与信号端并接使用CMOS器件输入端闲置:一般将与门、与非门的多余输入端接VDD；或门、或非门的多余输入端接地OC输出：必须外接上拉电阻RL(接VDD)多个OC门的输出可以连接在一起“线与”TS输出：三态门可以把多个门的输出连接在一起，作为总线输出形式。但任一时刻只允许一个门处于工作态，其余的必须处于高阻态。TS门不需外接上拉电阻.用代数变换法(替代法)设计无反变量输入的“与非”逻辑电路的步骤为：(a) 求出函数的最简“与或”式。(b) 合并头部相同的“与”项，把函数整理成：的形式(c) 选择合适的替代尾部因子。例：一、半加器(Half Adder)二、全加器(Full Adder)三、全减器(Full deductor)完全译码器(设译码器有n个输入和m个输出,则m=2n)使能端E除了用于控制译码器的工作外还可以：1、 用于译码器的扩展用两片二线四线译码器扩展成3线8线译码器2、 构成译码数据分配器二十进制译码器的功能是将8421BCD码翻译成十个不同点位的指定电平。利用使能控制端S可以对数据选择器进行扩展。若在输入变化而输出不应发生变化的情况下输出产生险象，称为静态险象。若在输入变化而输出应该发生变化，输出在变化过程中产生的险象称动态险象。若错误输出为负脉冲称“ 0 ”型险象。若错误输出为正脉冲称“ 1 ”型险象。判断时直接根据所给函数式，而不能把与非转或非，反之亦然。化与或非门：基本RS触发器约束：（与非）（或非）RS同时起作用，失效电平型D触发器（锁存器）当CP1时，Q跟随D变化，只有当CP下降沿到来时，才将内容锁存边沿型D触发器上升沿主从JK触发器主触发器在CP1期间只能变化一次，变化可能出现在上升沿、中间、下降沿边沿JK触发器T触发器等效的条件：在输入的各种取值组合下:第一，它们的输出完全相同。第二，它们的次态满足下列条件之一：(1) 次态相同；(2) 次态交错(循环)；(3) 次态保持原状态不变；(4) 次态对等效相容条件：第一它们的输出完全相同，或者其中的一个(或二个)输出为任意值(d)。第二它们的次态满足下列条件之一:(1)