微原CH2 微处理器结构.ppt

微机原理与接口技术 第二章微处理器通过本章的学习 应该掌握以下内容 掌握8086 8088微处理器的结构及指令执行的操作过程8086 8088在最大和最小模式下引脚功能8086的操作时序80 x86的实地址方式和虚地址方式 03 40 2 18086 8088微处理器2 1 18086 8088微处理器的结构及执行程序的操作过程8086 Intel系列的16位微处理器 16条数据线 20条地址线 可寻址地址范围220 1MB 8086工作时 只要一个5V电源和一个时钟 时钟频率为5MHz 8088 内部与8086兼容 也是一个16位微处理器 只是外部数据总线为8位 所以称为准16位微处理器 它具有包括乘法和除法的16位运算指令 所以能处理16位数据 还能处理8位数据 8088有20根地址线 所以可寻址的地址空间达220即1M字节 03 40 AHAL BHBL CHCL DHDL SP BP DI SI 通用寄存器 运算寄存器 ALU 标志寄存器 执行控制电路 1234 CS DS SS ES IP 内部通用寄存器 总线控制器 地址加法器 20位地址总线 8位 指令队列缓冲器 外总线 执行部件 EU 总线接口部件 BIU 8086 8088CPU结构图 AX BX DX CX 控制器 16位 8位数据总线 内部控制总线 内部数据总线 8086有6个 03 40 1 总线接口部件功能 1 取指令送到指令队列 2 CPU执行指令时 到指定的位置取操作数 并将其送至要求的位置单元中 总线接口部件的组成 1 四个段地址寄存器CS 16位代码段寄存器 DS 16位数据段寄存器 ES 16位附加段寄存器 SS 16位堆栈段寄存器 03 40 2 16位指令指针寄存器IP PC 3 20位的地址加法器 4 六字节的指令队列缓冲器 8088是4个字节 说明 1 指令队列缓冲器 在执行指令的同时 将取下一条指令 并放入指令队列缓冲器中 CPU执行完一条指令后 可以指令下一条指令 流水线技术 提高CPU效率 2 地址加法器 产生20位地址 CPU内无论是段地址寄存器还是偏移量都是16位的 通过地址加法器产生20位地址 03 40 2 8086 8088CPU指令队列缓冲器 1 通过地址加法器形成20位地址 并将此地址送至程序存储器指定单元 从该单元取出指令字节 依次放入指令队列中 2 每当8086的指令队列中有2个空字节 8088指令队列中有1个空字节 且EU未要求BIU与外部交换数据 总线接口部件就会自动取指令至队列中 3 执行部件从总线接口的指令队列首取出指令代码 执行该指令 4 当队列已满 执行部件又不使用总线时 总线接口部件进入空闲状态 5 执行转移指令 调用指令 返回指令时 先清空队列内容 再将要执行的指令放入队列中 03 40 3 执行部件作用 1 从指令队列中取出指令 2 对指令进行译码 发出相应的控制信号 3 接收由总线接口送来的数据或发送数据至接口 4 进行算术运算 执行部件的组成 1 四个通用寄存器AX BX CX DX 四个通用寄存器都是16位或作两个8位来使用 2 专用寄存器 03 40 SP 堆栈指针寄存器BP 基址指针寄存器DI 目的变址寄存器SI 源变址寄存器 3 算术逻辑单元ALU完成8位或者16位二进制算术和逻辑运算 计算偏移量 4 数据暂存寄存器协助ALU完成运算 暂存参加运算的数据 5 执行部件的控制电路从总线接口的指令队列取出指令操作码 通过译码电路分析 发出相应的控制命令 控制ALU数据流向 03 40 1 2 2 3 3 4 3 4 5 3 4 5 取指令1 取指令2 取指令3 取指令4 取指令5 读数据 等待 执行指令1 执行指令2 执行指令3 执行指令4 队列 BIU EU 4 5 取指令6 4 8086 8088执行指令的过程 03 40 2 1 28086 8088寄存器结构 IP FR BH CH DH AX CX BX DX AL BL CL DL AH CS SS ES DS SP BP DI SI 指令指针寄存器 标志寄存器 累加器 基地址寄存器 计数寄存器 数据寄存器 数据段 代码段 堆栈段 附加段 栈指针寄存器 基址指针寄存器 目的址寄存器 源变址寄存器 控制寄存器 数据寄存器 段寄存器 指针寄存器 变址寄存器 14个16位寄存器包含通用寄存器和专用寄存器通用寄存器 AX BX CX DX数据寄存器又可以分成2个8位寄存器单独使用专用寄存器 指针寄存器 控制寄存器 变址寄存器 段寄存器 标志寄存器 SP 一端固定 一端活动 遵循 先进后出 后进先出 原则 BP 可以从下向上生长 也可以从上往下生长 8086 8088为从下往上生长 03 40 6 标志寄存器 FR PSW 16位寄存器 其中有7位未用 D15 D0 OFDFIFTFSFZFAFPFCF 进借位标志 奇偶标志 半进借位标志 零标志 符号标志 单步中断 中断允许 方向标志 溢出标志 1 有进 借位0 无进 借位 1 低8位有偶数个10 低8位有奇数个1 1 低4位向高4位有进 借位0 低4位向高4位无进 借位 1 结果为00 结果不为0 判断运算结果正负 串操作 03 40 地址总线 20位寻址空间 220 1MB寻址方式 物理地址 绝对地址 基址 段地址 偏移地址 相对地址 2 1 38086 8088存储器寻址 16位段寄存器 16位逻辑地址 0000 20位物理地址 段地址 偏移地址 段内偏移 段地址 物理地址 00000 逻辑地址 段地址 偏移地址 0000 0000 0000 FFFF 0FFFF 10000 1000 0000 1000 FFFF 1FFFF 3456 0000 34560 3456 FFFF 4455F F000 0000 F0000 F000 FFFF FFFFF E000 0000 E0000 E000 FFFF EFFFF 0000段 1000段 3456段 E000段 F000段 03 40 8086存储器的逻辑地址和物理地址存储器中的每个存储单元都可以用两个形式的地址来表示 实际地址 或称物理地址 和逻辑地址 实际地址 也称物理地址 是用唯一的20位二进制数所表示的地址 规定了1M字节存储体中某个具体单元的地址 逻辑地址在程序中使用 即 段地址 偏移地址 4 物理地址的形成物理地址有两部分组成 段基址和偏移地址 重要 03 40 8086 8088CPU中有一个地址加法器 它将段寄存器提供的段地址自动乘以10H即左移4位 然后与16位的偏移地址相加 并锁存在物理地址锁存器中 如图所示 物理地址 段基址 16 偏移地址 段基址 CS DS ES SS 存储于4个段寄存器中 偏移地址 IP DI SI BP SP等 段寄存器值 偏移量 物理地址 16位 4位 16位 20位 存储器物理地址的计算方法 03 40 CS0000 IP 代码段 DS或ES0000 SI DI或BX SS0000 SP或BP 数据段 堆栈段 存储器 段寄存器和偏移地址寄存器组合关系 03 40 8086 8088分段存储的特点在程序代码量 数据量不大的情况下 使得程序处于同一个段内 即在64k范围内 减小指令的长度 提高指令运行的速度 内存分段为程序的浮动分配创造了条件 物理地址和形式地址不是一一对应 各个分段之间可以重叠 03 40 特殊内存区域在8086 8088系统中 有些内存区域是固定的 用户不能随便使用 中断矢量区 00000H 003FFH 共1k字节 存放256种中断类型的中断矢量 每个中断矢量占4个字节 共256 4 1024 1k显示缓冲区 B0000H B0F9FH 约4000 25 80 2 字节 是单色显示器的显示缓冲区 存放文本方式下 显示字符ASCII码及属性码 B8000H BBF3FH约16k 为彩色显示器的显示缓冲区 存放图形方式下 屏幕显示像素的代码 启动区 FFFF0H FFFFFH 共16个单元 用以存放一条无条件转移指令的代码 转移到系统的初始化部分 03 40 2 1 48086 8088外部引脚 封装形式 双列直插 DIP 引脚 40个引脚组成 电源 时钟 复位等地址线 数据线 读写控制线I O读写控制 中断管理等工作模式 最大组态模式最小组态模式 03 40 BHE S7HIGH SSO HLDA RQ GT1 0102030405060708091011121314151617181920 4039383736353433323130292827262524232221 GND NMI INTR CLK GND VCC 5V AD14 A14 AD13 A13 AD12 A12 AD11 A11 AD10 A10 AD9 A9 AD8 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 AD15 A15 A16 S3 A17 S4 A18 S5 A19 S6 MN MX RD HOLD RQ GT0 WR LOCK M IO S2 DT R S1 DEN S0 ALE QS0 INTA QS1 TEST READY RESET 8086 8088 电源 地址 数据线 地址 状态线 控制线 模式选择 读选通 准备就绪 复位 时钟 03 40 1 地址 数据总线AD15 AD0 地址 数据复用引脚 双向 三态 8086 8088 AD15 AD0 16位地址总线A15 A0 输出访问存储器或I O的地址信息 8086 AD15 AD0 16位数据总线D15 D0 与存储器和I O设备交换数据信息 8088 AD7 AD0 8位数据总线D7 D0 与存储器和I O设备交换数据信息 地址 数据总线复用 分时工作 2 地址 状态总线A19 S6 A16 S3A19 S6 A16 S3 地址 状态总线复用引脚 输出 三态 03 40 A19 S6 A16 S3 输出访问存储器的20位地址的高4位地址A19 A16 A19 S6 A16 S3 输出CPU的工作状态 A19 S6 A16 S3 分时工作 T1状态 输出地址的高4位信息 T2 T3 T4状态 输出状态信息 S6 指示8086 8088当前是否与总线相连 S6 0 表示8086 8088当前与总线相连 S5 表明中断允许标志IF的状态 S5 0 表示CPU中断是关闭的 禁止一切可屏蔽中断源的中断请求 S5 1 表示CPU中断是开放的 允许一切可屏蔽中断源的中断申请 S4 S3 指出当前使用段寄存器的情况 03 40 S4 S3组合所对应的段寄存器情况S4S3段寄存器00当前正在使用ES01当前正在使用SS10当前正在使用CS11当前正在使用DS 3 控制总线 1 BHE S7 8086 高8位数据总线允许 状态复用引脚 在总线周期的T1状态 此引脚输出BHE信号 表示高8位数据线D15 D8上的数据有效 BusHighEnable 03 40 在T2 T3 TW和T4状态时 此引脚输出S7状态信号 BHE A0组合 BHEA0总线使用情况00从偶地址单元开始 在16位数据总线上进行字传送01从奇地址单元开始 在高8位数据总线上进行字节传送10从偶地址单元开始 在低8位数据总线上进行字节传送11无效 S7 无定义SS0 HIGH 8088 在最大模式中 为高电平 在最小模式中 输出SS0信号 此信号与其它信号合作将总线周期的读 写动作 03 40 SS0 系统状态信号 输出 与IO M线和DT R一起 反映8088当前总线周期的状态 IO MDT RSS0性能100中断响应101读I O端口110写I O端口111暂停 Halt 000取指令操作码001读存储器010写存储器011无源 8088特有 03 40 2 RD 读信号 三态输出 低电平有效 RD 0 表示当前CPU正在对存储器或I O端口进行读操作 3 WR 写信号 三态输出 低电平有效 WR 0 表示当前CPU正在对存储器或I O端口进行读操作 4 M IO 存储器或IO端口访问信号 三态输出 M IO 1 表示CPU正在访问存储器 M IO 0 表示CPU正在访问IO端口 8086 5 READY 准备就绪信号 输入 高电平有效 READY 1 表示CPU访问的存储器或IO端口已准备好传送数据 若CPU在总线周期T3状态检测到READY 0 表示未准备好 CPU自动插入一个或多个等待状态TW 直到READY 1为止 03 40 6 TEST 测试信号 输入 低电平有效 当CPU执行WAIT指令时 每隔个时钟周期对TEST进行一次测试 若TEST 1 继续等待 直到TEST 0 7 MN MX 工作模式选择信号 输入 MN MX 1 表示CPU工作在最小模式系统 MN MX 0 表示CPU工作在最大模式系统 8 CLK 主时钟信号 输入 5MHz 9 NMI 非屏蔽中断请求信号 输入 上升沿触发 该请求信号不受IF状态的影响 也不能用软件屏蔽 一旦该信号有效 则执行完当前指令后立即响应中断 03 40 10 RESET 复位信号 输入 高电平有效 要求保持4个时钟周期以上 复位时 FR IP DS SS ES为0 CS 0FFFFH 复位后CPU从FFFF0H处开始执行 11 INTR 可屏蔽中断请求信号 输入 高电平有效 当INTR 1 表示外设向CPU发出中断请求 CPU在当前指令周期的最后一个T状态去采样该信号 若此时 IF 1 CPU响应中断 执行中断服务程序 若IF 0 则该中断请求被屏蔽 不被响应 12 引脚24 31与工作模式有关 03 40 2 28086 8088CPU工作模式和引脚 最小工作模式 系统中只有一个处理器 所有的控制线都由8086 8088产生 系统中的总线控制逻辑电路被减到最少 适用于规模较小的微机应用系统 最大工作模式 系统中包含至少2个微处理器 其中一个为主处理器 即8086 8088CPU 其他微处理器称为协处理器 协处理器 数值协处理器8087输入输出协处理器8089 03 40 1 INTA 中断响应信号 输出 低电平有效 表示CPU响应了外设发来的中断申请信号INTR 通知中断源 以便提供终端类型码 两个连续的负脉冲 2 ALE 地址锁存允许信号 输出 高电平有效 用来锁存地址信号A15 A0到地址锁存器8282 8283中 分时使用AD15 AD0地址 数据总线 不能被浮空 3 DEN 数据允许信号 三态输出 低电平有效 向数据总线收发器8286发送一个控制信号 表示CPU已准备好接收或发送一项数据 2 2 18086 8088CPU最小工作模式下的引脚 03 40 4 DT R 数据发送 接收控制信号 三态输出 此信号控制数据总线上的收发器8286的数据传送方向 DT R 1 发送数据 写操作 DT R 0 接收数据 读操作 5 M IO 存储器或IO端口访问信号 三态输出 M IO 0 表示CPU正在访问存储器 M IO 1 表示CPU正在访问IO端口 8088 6 HOLD 总线保持请求信号 输入 高电平有效 系统中其他总线部件向CPU发来的总线请求信号 7 HLDA 总线请求响应信号 输出 高电平有效 当HLDA有效时 表示CPU对其它控制器的总线请求作出响应 与此同时 所有与三总线相接的CPU的线脚呈现高阻抗状态 从而让出总线 03 40 2 2 28086 8088CPU最小工作模式系统结构 READY RESET ALE A19 A16 AD15 AD0 HOLD HLDA INTR 5V STB 8086 8282 地址锁存器 数据缓冲器 8286 地址总线 数据总线 控制总线 CLK 典型配置 特点 MN MX端接 5V有一片8284 时钟发生器有地址锁存器8282 74LS373有数据缓冲器 总线收发器 8286 74LS245根据地址 数据位数 增加8282或8286片数 03 40 1 QS1 QS2 InstructionQueueStatus 指令队列状态信号 输出 允许外部追踪8086 8088内部CPU指令队列 QS1QS2含义00无操作01将指令首字节送入指令队列10队列为空11除第一个字节外 还取走了其余字节的指令代码 2 2 38086 8088CPU最大工作模式下的引脚 当系统构成较大 存储器容量较大 I O接口较多 需要两个以上微处理器的时候 外部总线需要由两片以上的微处理器分时控制 这就需要8086 8088工作于最大模式 此时 MN MX端接地 03 40 2 S2 S1 S0 总线周期状态信号 三态输出 S2 S1 S0状态信号的编码S2S1S0操作过程产生信号 总线控制器8288 000发中断响应信号INTA001读I O端口IORC010写I O端口IOWC011暂停无100取指令MRDC101读存储器MRDC110写存储器AMWC111过渡状态无 说明 8088在T1状态期间 发出控制信号 开始一个总线周期 在T3或Tw期间返回到过渡状态 111 表示一个总线周期的结束 03 40 3 LOCK 总线封锁信号 三态输出 低电平有效 LOCK 0 CPU不允许其它控制器占用总线 当CPU处于DMA响应状态时 该引脚浮空 4 RQ GT0 RQ GT1 总线请求信号 输入 总线请求允许信号 输出 双向 低电平有效 由外部设备向CPU请求占用总线 工作过程 1 其他设备向8088发送一个时钟周期宽度的脉冲信号 表示总线请求 2 8088CPU在当前T4或者下个总线周期的T1状态 输出一个时钟周期宽度的脉冲信号 表示接收响应 从下个周期开始 CPU释放总线 3 当外设使用完毕后 向CPU发送一个时钟周期宽度的脉冲信号 表示总线请求结束 下个周期8088开始控制总线 03 40 2 2 3 1总线控制器8288 作用 专用于8086 8088微处理器最大工作模式下系统中的总线协调控制而设计的 状态译码器 逻辑控制器 命令信号发生器 控制信号发生器 AEN CLK CEN IOB DEN DT R ALE MCE PDEN AMWC MRDC MWTC IORC INTA AIOWC IOWC 03 40 1 S2 S1 S0 8288接收控制编码 进行译码 执行操作 见前面 2 AEN 输入 地址允许信号 用于多总线之间的同步控制 当其无效时 8288命令输出引脚进入高阻状态 3 CEN 输入 命令允许信号 当多片8288同时工作时 用作片选信号 当其有效时 允许8288输出所有类型的控制信号 当其为低电平时 禁止发控制信号 同时使DEN和PDEN呈高阻状态 任何时候只有一个8288的CEN为高电平 总线控制器8288的引脚 只有当AEN和CEN都有效时 8288才能正常输出命令和控制信号 03 40 4 IOB 输入 总线方式控制信号 高电平有效 当IOB 1时 8288工作于I O总线方式 只能控制I O总线和I O端口 当IOB 0时 8288工作于系统总线方式 可以控制所有总线 一般设置IOB 0 5 MRDC 输出 存储器读命令 从存储器读取数据到总线 6 MWTC 输出 存储器写命令 将总线数据写入存储器 7 IORC 输出 I O端口读命令 从I O端口读取数据到总线 8 IOWC 输出 I O端口写命令 将总线数据写入I O端口 03 40 9 AMWC和AIOWC 存储器和I O端口超前写命令 提前一个周期写入命令 当系统配备的存储器和I O设备速度较慢时 该组信号可获得额外一个时钟周期执行写操作 提高了效率 10 INTA 输出 中断响应信号 中断矢量读选通信号 11 MCE PDEN 输出 主控级联 外设数据允许信号 当8288工作于系统总线方式时 IOB 0 用作主控级联允许信号MCE 当8288工作于I O总线方式时 用作外部数据允许信号PDEN 用来控制外部设备通过I O总线传送数据 03 40 2 2 48088 8086最大模式系统结构 RDY RES CLK RDY RES MN MX AD15 AD0 A19 A16 TEST QS0 QS1 QS1 QS0 BUSY 8087 8086 CLK DEN DT R ALE MRDC MWTC IOWC IORC INTA 8288 74LS373 74LS245 DIR G G 地址译码 地址译码 BHE A19 A0 CS WR RD CS WR RD A15 A0 D15 D0 D15 D0 MEM I O接口 D15 D0 A19 A0 8284 控制总线CB 地址总线AB 数据总线DB 03 40 时序 信号高低电平变化及相互间的时间顺序关系 总线时序表示CPU实现总线操作的过程 CPU时序决定了系统各部件的同步和定时 即 计算机操作运行的时间顺序 研究时序目的了解工作过程中 CPU个引脚上信号之间的对应关系 判断系统是否正常工作更深入了解指令的执行过程辅助程序设计 简化程序流程 缩短程序执行时间有助于了解系统各功能部件和总线连接及硬件调试更好地了解微机用于过程控制和解决实时控制问题 2 38086 8088的总线时序 03 40 时钟周期 总线周期 指令周期 03 40 2 3 18086 8088微机系统的主要操作8086的操作主要类型 系统复位与启动操作暂停操作总线操作 存储器读 写操作 I O读 写操作中断操作最小模式下的总线保持最大模式下的总线请求 允许 03 40 2 3 28086 8088最小工作模式典型时序 1 存储器读周期 CLK A19 S6 A16 S3 AD15 AD0 ALE IO M RD DT R DEN 地址输出A19 A16 状态输出S7 S3 地址输出A15 A0 数据输入 低位存储器 高位I O T1 T2 T3 T4 03 40 CLK A19 S6 A16 S3 AD15 AD0 ALE IO M WR DT R DEN 地址输出A19 A16 状态输出S7 S3 地址输出A15 A0 数据输出 低位存储器 高位I O T1 T2 T3 T4 2 存储器写周期 03 40 1 存储器读 写周期总线周期包括 T1 T2 T3 TW T4机器周期 1 T1周期M IO信号 从存储器读还是从I O设备中读数据 AD15 AD0 A19 S7 A16 S3 确定20位地址 BHE 选择奇地址存储体选择 ALE 地址锁存信号 以使地址 数据线分开 DT R 控制总线收发器的数据传送方向 03 40 2 T2状态A19 S6 A16 S3 出现S6 S3状态信号 决定段寄存器 IF状态 8086CPU不否连在总线上 AD15 AD0 高阻状态 RD 由高电平变为低电平 开始进行读操作 WR 由高电平变为低电平 开始进行读操作 DEN 变低电平 启动收发器8268 做好接收数据的准备 3 T3状态若存储器或I O端口已做好发送数据准备 则在T3状态期间将数据放到数据总线上 在T3结束时 CPU从AD15 AD0上读取数据 03 40 4 T4状态CPU对数据总线进行采样 读出数据 恢复各信号线的初态 准备执行下一个机器周期 03 40 CLK A19 S6 A16 S3 AD15 AD0 ALE IO M RD WR DT R DEN 地址输出A19 A16 状态输出S7 S3 数据输入 低位存储器 高位I O T1 T2 T3 T4 READY TW 地址输出A19 A16 3 I O读 写周期 03 40 1 TW状态在T3状态 存储器或外设没有准备好数据 不能在T3状态将数据放到总线上 使READY 0 则CPU在T3和T4之间插入一个或几个TW状态 直到数据准备好READY 1为止 TW状态时总线的动作与T3时相同 03 40 4 中断响应周期 可屏蔽中断 T1 T2 T3 T4 T1 T2 T3 T4 第一个中断响应周期 第二个中断响应周期 向量类型 AD7 AD0 INTA ALE CLK INTR T4 03 40 说明 INTR信号需维持2个T周期的高电平 向CPU发出中断请求 CPU在最后一个T采样INTR 进入中断后第一个仍需T采样INTR 最小模式下 中断响应由8086的INTA产生 最大模式下 中断响应由S2 S1 S0组合产生 第一个周期INTA通知外设 CPU准备中断 第二个周期INTA通知外设发送终端类型码 由数据总线低8位传送 CPU据此进入中断 中断期间 M IO为低 数据 地址线浮空 BHE S7浮空 两个中断响应之间可安排2 3个空闲周期 8086 或没有 8088 03 40 5 系统复位和启动操作 最大 最小模式相同 内部RESET 外部RESET CLK BUS 总线