EDA课程设计定.docx

目录一 前言2二 课程设计任务书3三 方案设计及原理分析43.1方案设计43.2原理分析53.3数字密码锁控制电路的VHDL语言编程原理分析63.4基本原理图73.5波形仿真图9四 译码器电路设计10五 报警器信号产生器11六 调试及结果12七 遇到的问题及解决方案14八 心得体会15九 参考文献17 一、前言本次课程设计的宗旨意在是着重提高学生在EDA知识学习与应用方面的实践技能。学生通过电路设计安装、调试、整理资料等环节，初步掌握工程设计方法和组织实践的基本技能，逐步熟悉开展科学实践的程序和方法。EDA技术是电子信息类专业的一门新兴学科，是现代电子产品设计的核心，其任务是掌握在系统可编程逻辑器件及其应用设计技术，为电子产品开发研制打下坚实基础。本课程设计对学生有如下要求：根据设计任务和指标，初步电路；通过调查研究，设计计算，确定电路方案；选择元器件，在计算机上连好线路，独立进行试验，并通过调试、仿真、改进方案；分析实验结果，写出设计总结报告：学会自己分析，找出解决问题方法；对设计中遇到的问题，能独立思考、查阅资料，寻找答案。同时，在此次让学生发现自己的不足，查找不足，并给予解决，提高自己的实践能力。二、课程设计任务书2.1题目：简易14位数字密码锁控制电路设计2.2、设计要求：1、14位数字密码分成高7位（DH6.DH0）和低7位（DL6.DL0）,用数字逻辑开关预置，输出信号out为1表示开锁，否则关闭。2、 14位数字密码分时操作，先预置高7位，然后再置入低7位，（顶层电路可参考图1）。3、要求电路工作可靠，保密性强，开锁出错立即报警，（用声光两种形式同时报警）。4、利用MAXPLUS2软件进行设计、编译、并在FPGA芯片上实现。5、14位密码自己设定。比如：“10010010011100”。本次设计采用本人学号后三位二进制+两位：一班是01，二班是10，三班是11作为设计密码。2.3、14位密码锁控制电路顶层电路1、 顶层电路组成分频器图1顶层图2.4、设计内容1. 设计简易14位数字密码模块ic9a模块，框图见图2，模块ic9ad的设计采用VHDL实现。2. 设计一个报警信号电路（输入频率：100khz,输出占空比为0.5）作为CP报警用，方法不限。3. 在ic9a模块基础上设计14位数字密码锁的顶层电路。图2 ic9a2.5操作步骤：参考图1 先清零置入DH6-DH0高位密码 按下CLK 高7位被存在ic9a的锁存器中 置低7位密码out2=1,表示开锁密码正确out2b=1 标志输入正确密码。按下CLK2 这时L11的Q端控制三态门开锁 out=1 .如果密码不正确，控制L15 out1A、out1B为高电平报警。三、方案设计及原理分析3.1、方案设计 本次的课程设计的方案是：将简易14位数字密码控制电路首先分模块进行设计。1）ic9a模块的设计，其中内部包括了锁存器以及译码器。在译码器中首先预置密码锁的密码，同时在ic9a输入密码时：是首先将密码分为两次进行输入，第一次是将密码的高七位输入并且是在CLK的作用下将其锁存在锁存器之中。第二次输入第七位，译码器进行工作是将两次的输入的密码与之前预置的密码进行比较。如果密码一致，则输出为高电平，否则为低电平。2）分频器的设计，是将高频率的脉冲信号CP转变成低频率脉冲信号，对其进行N分频，起产生的新脉冲是周期CP的N倍。新脉冲为了后面的报警模块提供驱动。3）密码对否显示以及外部驱动模块，密码如果是对的，则此模块输出端OUT2是高电平，QUDONG端是高电平；否则OUT2是低电平，QUDONG是高阻状态。4）ic9a的CLK控制模块，此模块确定了只有在清零信号CLR的作用后才可以更改已经锁存的高七位的密码。以此来实现，在以此锁存密码后，再次输入密码时，密码将不会更改高七位的密码。3.2原理分析本课程设计的原理：设计电路，将起先的密码预置在译码器之中，然后通过一些外部数字门控元件，组成数字密码锁。其原理是先预置密码，然后输入高七位密码，锁存起来，然后在输入后七位，在CLK的信号输入后，进行判断密码是否正确，从而连接外部设备。如果输入的密码对则驱动设备从而开锁，否则将报警密码错误。触发器原理：SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当/SD=1且/RD=0时,不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0；当/SD=0且/RD=1时，Q=1，Q非=0，触发器置1,SD和RD通常又称为直接置1和置0端。译码器原理：译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。此次所用译码器是将输入的二进制密码翻译成高低电平。从而通过高低电平来判断锁输入的密码是否正确。锁存器原理：锁存器，就是输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号到来时才改变。3.3、数字密码锁控制电路的VHDL语言编程原理分析：当CLR为0时，寄存器与触发器被清零，此时在D6.0端口输入高七位密码0001000，用CLK给一个脉冲，由于此时输出端OUT1为0，经过一个非门为1，与CLK一起经过一个与门，送入锁存器CLK端，产生上升沿；而经过非门的CLR为1，送入锁存器中，将高七位通过存器送入译码器的高七位中。然后在D6.0输入低七位密码0100001，则输出端chu为1。当译码器输出CHU端口为1的时候，输出端OUT2即为1，输出发光管全亮，标志密码输入正确，后面的两个D触发器的输入为1，当用CLK2送入脉冲时，两个D触发器的OUT2端输出都为1，其中一个输出OUT2经过三态门，三态门开启，则OUT1为1，开锁。另一个输出1经过非门变为0，声报警不能进行，0与分频后的脉冲信号相与送入光报警，光报警不能进行工作。当译码器输出Y为0的时候，输出端CHU为0，输出发光管不亮，标志密码输入错误，此时后面的两个D触发器的输入为0，当用CLK2送入脉冲时，两个D触发器的OUT2端输出都为0，其中一个输出OUT2经过三态门，三态门不能开启，则OUT1为0，不能开锁；另一个输出OUT2经过非门变为1，声报警接蜂鸣器，蜂鸣器发声，1与分频后的脉冲信号相与送入光报警，光报警的发光二极管产生闪烁报警。3.4、基本原理图：3.5、波形仿真图：四、译码器电路设计VHLD设计文本程序编辑：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY YIMA ISPORT(G:IN STD_LOGIC_VECTOR(6 DOWNTO 0); D:IN STD_LOGIC_VECTOR(6 DOWNTO 0); CHU:OUT STD_LOGIC);END YIMA;ARCHITECTURE ART2 OF YIMA IS BEGIN PROCESS BEGINIF(G=0001000 AND D=0100001)THEN CHU=1; ELSE CHU=0; END IF; END PROCESS;ENDART2; 原理说明：从G,D端口分别输入的7位二进制数，如果与预置的高低气味密码0001000、0100001相同时，则出端口输出为高电平1，否则为低电平0.五、报警信号产生器分频器设计原理：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FENPIN ISPORT(CLK:IN STD_LOGIC; OUT1:OUT STD_LOGIC);END FENPIN;ARCHITECTURE ART OF FENPIN ISSIGNAL COUNT:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINPROCESS(CLK) BEGINIF(CLKEVENT AND CLK=1)THEN COUNT=COUNT+1; END IF; OUT1=COUNT(4); END PROCESS;END ART;原理分析：本次设计选择256分频设计，设计原理为：当CLK输入信号后，输出端OUT1输出的则是为：输入信号频率的256分之一，周期则为其的256倍。在具体实际下载时，可以输入不同级的信号。当密码是错误时，则噪声警报产生间歇性警报，而灯光警报管会一直亮。六、调试及结果6.1、进行管脚锁定选择菜单MAX plus2 / Flooplan Editor，打开编辑窗口，并且显示出当前项目的选定的器件，可以通过选择菜单Lagout/Device 来选择器件试图，也可以通过选择菜单Lagout/LAB view 来选择LAB试图，还可以通过双击试图区的方法在这两种显示方式间切换。再次选择 MAX plus2 / compiler ，单击start按钮，此时系统产生可以下载配置器件的文件。6.2、将设计下载到实验箱在连接有实验箱的计算机上调出仿真原理图，在“MAX plus2”菜单下选择“Programmer”，单击按钮“configure”完成配置，在“Hardware Fype”下拉框中选择“Byte Blaster”单击“OK”即可，在实验板上进行操作。电路的管脚锁定情况如下：引脚标志位置管脚引脚标志位置管脚CLK3CP22D5LK536CLKLK1247D6LK637CLK2LK1149D7LK738CLRLK1048D1LK128OUT2L1222D2LK229QUDONGL1123D3LK330LEDL1425D4LK435SHENGYINL1324七、遇到的问题及解决方案1）在运用VHLD语言进行程序些的时候，出现语法的错误。造成编辑的时候出现很多的错误。解决方法：查找课本，回顾了理论知识重新弄懂了VHLD语言的编写的语言知识。2）在做数字电路元件时，元件无法达到预期的功能。解决方法：查找了元件的原文程序，因为是在编写程序是逻辑问题的出现。重新进行逻辑的梳理，重新进行了新的逻辑下的程序的编写，最后元件达到了预期效果。实现了预期的功能。3）在做原理图时，数字电路元件在Symbol栏下找不到。不知道每个元件的具体英文名称。解决方法：上网查找资料，学习maxplus的教程等，最终将其一一找到，完成了原理图的绘制。4）在将其原理图运用波形图进行仿真时，波形图的输出情况出现了输入和输出管脚的缺失，原因是：在做原理图时，其输入或输出的元件名称未进行全部的修改，造成多元件拥有相同的名称。5）在做波形仿真时，导出时，和预先的原理图摄像的不一致。原因：原理图未进行置顶，解决方法:将原理图置顶，后进行编译，再进行波形仿真，问题解决。6）在将电路原理图下载到试验箱上时，实际检测中，试验箱上面LED的工作现象和仿真的结果不一样。原因：经查是因为：在进行元件管脚锁定时，管脚锁定，和试验箱上未能进行一一对应。其次，在试验箱上操作时，出现错误。解决方法：将管脚锁定和实际一致。细心操作即可。八、心得体会 本次的课程设计给我们提供了一次全面利用VHLD语言，进行编程，然后进行元件的立化，进行原理图的绘制，波形的仿真，实际应用试验箱进行下载，验证所编程序，以及绘制原理图是否正确。通过此次的课程设计，是我更加的了解到了EDA在电子信息方面的强大功能。同时，明白了EDA在我们日常生活中起到了无法替代的作用。在此次的课程设计的中对所用的每一个元件，我都用了VHLD语言进行了程序的编写，同时进行了波形的仿真。在此其中遇到了这样或那样的错误。好多是因为对VHLD语言的语法的不熟练而造成的，为了解决此问题，便查询了书本，将在课堂上面老师所讲授的知识冲新回顾了一遍。还有的问题就是对MAXPLUS2软件的应用不熟练，以及了解的不够深。在本次上机前竟然不知道原理图可以知道可以进行波形仿真。这次最大的收获就是学会了很系统地去解决一些实际问题，学会了巧妙运用模块化的思想。在整个电路设计与实现中，最成功的地方就是有条理地将功能细化，分成一个一个小的功能来实现。每做好一个小功能实现的电路，就将其集成为一块具有此功能的芯片，这样，在之后的电路连接中就只要将这块芯片接入即可，最后就这样一级一级地将电路集成，最后生成的密码锁控制电路。在这个过程中，我更深刻地体会从分立元件到中下规模集成电路再到大规模集成电