电子设计与制作PPT课件.ppt

4 输出电压幅度 在负载电阻上的电压峰 峰值Vopp 1V 正弦信号发生器 2005A题 一 任务 二 要求 3 输出信号频率稳定度 优于10 4 2 具有频率设置功能 频率步进 100Hz 1 正弦波输出频率范围 1kHz 10MHz 5 失真度 用示波器观察时无明显失真 设计制作一个正弦信号发生器 1 基本要求 1 2 产生模拟幅度调制 AM 信号 在1MHz 10MHz范围内调制度ma可在10 100 之间程控调节 步进量10 正弦调制信号频率为1kHz 调制信号自行产生 3 产生模拟频率调制 FM 信号 在100kHz 10MHz频率范围内产生10kHz最大频偏 且最大频偏可分为5kHz 10kHz二级程控调节 正弦调制信号频率为1kHz 调制信号自行产生 4 产生二进制PSK ASK信号 在100kHz固定频率载波进行二进制键控 二进制基带序列码速率固定为10kbps 二进制基带序列信号自行产生 5 其他 2 发挥部分 在完成基本要求任务的基础上 增加如下功能 1 增加输出电压幅度 在频率范围内负载电阻上正弦信号输出电压的峰 峰值Vopp 6V 1V 2 模拟幅度调制 AM 信号 载波信号 正弦调制信号 调制度ma可在10 100 包络线 3 调制度ma 10 调制度ma 100 调制度ma Umax U0 Umin 0 4 模拟频率调制 FM 信号 正弦调制信号 f0 fmin fman 最大频偏 载波信号 5 PSK PhaseShiftKeying 移相键控 ASK AmplitudeShiftKeying 振幅键控 信号 注意相位 二进制基带序列码速率固定为10kbps bps 每秒位 二进制基带序列码 110110110 101101101 载波 载波 6 89C51 FPGA D A 电平适配3 1KHz正弦波 调制信号选择 电平适配2 电平适配1 放大器 用于产生ASK 键盘电位器 显示 用于产生PSK 用于产生AM 时钟 二进制基带信号 实现DDS 为D A提供参考电压 系统框图 设计 D A 用于改变调制度 输出 7 每来一个时钟寄存器递增一个 FW 地址增量 工作原理 设正弦波存储器 SINROM 存512个点 时钟频率为fCLK 取fCLK 52428800Hz FW 1时 对应的输出频率最小 单位 即为频率步进 100Hz 解得 k 1024 寄存器的去掉10位 即除以1024 做SINROM的地址线 8 加法器 FW 寄存器 SINROM 时钟 18 10 18 0 16 0 取fCLK 52428800Hz FW 1时 对应的输出频率 即为频率步进 100Hz 解得 k 1024 寄存器的输出去掉10位 9 0 即除以1024 做SINROM的地址线 SINROM有512个点 存储单元 需9条地址线 18 10 输出最高频率为10MHz 10000000Hz时 FW 100000 1100001101010000B 用17条线 16 0 加法器和寄存器都得是19位 18 0 19位 19位 9 输出频率范围 1kHz 10MHz和频率控制字FW的对应表 10 电位器 转盘 光电管B A B B A 顺时转动时 A 超前于B A 滞后于B 逆时转动时 整形后 整形后 光电管A 根据A 和B 的相位 判断电位器的转向 即被修改量的增减 根据A 或B 的频率 判断电位器的速度 即被修改量的增减的大小 光电 电位器 11 光电 电位器 C B A C A B 12 初始化 根据 状态值 散转 等幅正弦波处理程序 调幅信号处理程序 调频信号处理程序 主程序 结束 13 根据 电位器 的 方向 和数值修改调制度 结束 根据 电位器 的 方向 和数值修改输出频率值 结束 根据 电位器 的 方向 和数值修改频偏量 结束 置相应的显示 置相应的显示 置相应的显示 等幅正弦波处理程序 调幅信号处理程序 调幅信号处理程序 14 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL 19位加法器 VHDL语言 ENTITYADDER19BISPORT A INSTD LOGIC VECTOR 18DOWNTO0 B INSTD LOGIC VECTOR 16DOWNTO0 S OUTSTD LOGIC VECTOR 18DOWNTO0 ENDADDER19B ARCHITECTUREaOFADDER19BISBEGINS A B ENDa 库声明 端口声明 功能的描述 15 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYsinromISPORT add ININTEGERRANGE511DOWNTO0 D OUTINTEGERRANGE255DOWNTO0 ENDsinrom ARCHITECTUREAOFsinromISBEGINPROCESS add BEGINCASEADDISWHEN0 DDDDDDNULL ENDCASE ENDPROCESS END SINROM SINROM ADD D 16 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL 19位寄存器 ARCHITECTUREaOFREG19ISBEGINPROCESS Load DIN BEGINIFLoad EVENTANDLoad 1 THEN时钟上升沿到来时 锁存输入数据DOUT DIN ENDIF ENDPROCESS ENDa ENTITYREG19IS