杭州电子科技大学EDA第二次实验报告.doc

杭州电子科技大学EDA实验报告第二次实验报告班级：140475*学号: 1404*姓名:*实验一：计数器设计实验实验目的：熟悉Quartus II的Verilog文本设计流程全过程，学习计数器的设计、仿真和硬件测试，掌握原理图和文本设计方法。实验原理:参考5.5节。实验电路如图5-28所示，设计流程参考本章。实验任务：在Quartus上对基于实验电路图的工程进行编辑、编译、综合、仿真。说明模块中各语句的作用。根据各模块和所有信号的时序仿真波形，详细描述此设计的功能特点。从时序仿真图和编译报告中了解计数时钟输入至计数数据输出的延时情况，包括设定不同优化约束后的改善情况。用例化语句，按上图连接成顶层设计电路。最终完成能实现上图结构的Verilog文件设计，并对其进行仿真。实验内容：建立一个Verilog文件，输入以下代码，保存为CNT10.v。module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);input CLK,EN,RST,LOAD;input 3:0 DATA;output3:0 DOUT;output COUT;reg3:0 Q1; reg COUT;assign DOUT =Q1;always (posedge CLK or negedge RST)begin if (!RST) Q1=0;else if (EN) begin if(!LOAD) Q1=DATA;else if (Q19) Q1=Q1+1;else Q1=4b0000; endendalways(Q1)if (Q1=4h9) COUT=1b1; else COUT=1b0;endmoduleRTl电路图如下仿真波形如下波形分析：该文件实验了十进制计数器的功能。由图可见，在时钟每出现一个上升沿，输入数值逐个增加，由0计数到9之后再从0开始循环。当RST出现一个下降沿时，则置零，输出数值变为零。当计数器计到9时，COUT出现一个高电平表示进位。当时钟有效且LOAD为低电平有效时，置数，输出值为输入的DATA值。（2）建立一个Verilog文件，保存为DECL7S.v，代码如下。module DECL7S(A,LED7S);input 3:0A;output 6:0 LED7S;reg 6:0 LED7S;always (A)case (A)4b0000: LED7S=7b0111111;4b0001: LED7S=7b0000110;4b0010: LED7S=7b1011011;4b0011: LED7S=7b1001111;4b0100: LED7S=7b1100110;4b0101: LED7S=7b1101101;4b0110: LED7S=7b1111101;4b0111: LED7S=7b0000111;4b1000: LED7S=7b1111111;4b1001: LED7S=7b1101111;4b1010: LED7S=7b1110111;4b1011: LED7S=7b1111100;4b1100: LED7S=7b0111001;4b1101: LED7S=7b1011110;4b1110: LED7S=7b1111001;4b1111: LED7S=7b1110001;default : LED7S=7b0111111;endcaseendmoduleRTL电路图如图所示仿真波形如下图所示（3）建立一个Verilog文件，用例化语句将实验原理图连接出来，保存为CNT2LED.v。代码如下module CNT2LED(clk,rst,en,load,data,dout,led,cout);input clk,rst,en,load;input 3:0data;output 3:0dout;output 6:0led;output cout;CNT10 U1(clk,rst,en,load,cout,dout,data);DECL7S U2(dout,led);Endmodule实验分析：由上图编译通过后的波形可看出，本次实验成功将实验原理电路图的功能实现了。当rst=0时，输出清零。输出从0计到9，led输出数值相对应的值，当load出现低电平，且适中有效时（上升沿有效），输出数值为预置数值9；当load出现低电平，但时钟信号无效时，输出数值不变。当计数计到9时，cout输出信号为高电平。实验二 模可控计数器设计（1） 建立一个Verilog文件，保存为count8.v，代码如下module count8(CLK,RST,D,PM,DOUT);input CLK,RST;input7:0 D;output PM;output7:0DOUT;reg7:0 Q1;reg FULL,PM,cnt2;(* synthesis,keep *) wire LD;always (posedge CLK or negedge RST)if (!RST) begin Q1=0;FULL=0;endelse if (LD) begin Q1=D;FULL=1b1;endelse begin Q1=Q1+1; FULL=1b0; endassign LD=(Q1=8hff);assign DOUT=Q1;always (posedge FULL)begincnt2=cnt2;if(cnt2=1b1)PM=1b1;else PM=1b0;endendmoduleRTL电路图如下仿真波形如下图实验分析：当计数计到FF时，LD输出一个高电平，输出变为预置数EE，计数器在下一时钟输出标志脉冲FULL，PM由0变为1；等到下一次LD输出高电平时