电子系统设计键盘.doc

电子系统设计实验报告 姓 名 杨熙丞 指导教师 贾立新 专业班级 自动化1201 学 院 信息工程学院 一.设计题目 设计一4*4矩阵键盘编码器，其示意图如图所示。Y0到Y3为4路列扫描信号输出线，轮流将每一列置为低电平。X0到X3为4根行输入线，当没有键按下时，X0到X3被上拉电阻拉成高电平。当有键按下时，在列扫描信号的作用下，闭合键对应的行输入线变为低电平。当按键有效时，输出4位键值B3到B0，同时键值有效信号DAV产生由高到低的跳变。KEYCLK为键盘接口的时钟信号.二.设计方案 掌握利用可编程逻辑器件设计编码式键盘接口的方法。 1.键盘编码器实验电路由键盘编码器模块和显示模块组成。显示模块主要是对数码管的编译。4*4矩阵键盘编码器应由键盘扫描电路，行值编码器，消抖电路几部分组成。键盘扫描电路由2位二进制计数器CNT4A和2线-4线译码器DECODER构成。行值编码器由ENCODER组成。消抖电路的按键是否稳定闭合是通过一个具有异步清零和保持功能的16进制计数器CNT16A来检测的。消抖按键的原理如图1所示。 2.实验板连接图如图2所示。KEYCLK来自LED模块的CLKIN，用短路块选择频率为2048Hz。 3.FPGA管脚锁定参考图3和4。 图1 消抖电路图2编码式键盘实验连接图 图3 FPGA I/O引脚分配图（注意：其中分配使用的是键盘行输入信号以及键盘列扫描信号即X0-X3和Y0-Y3） 图4 LED模块管脚锁定图（注意：AA0-AA6显示键值，CC0-CC6显示按键次数并检验防抖效果）三原理图设计 根据设计题目给出的功能要求，4*4矩阵键盘编码器应由键盘扫描电路，行值编码器，消抖电路几部分组成，其原理框图如图5所示。 图5 4*4矩阵键盘编码器原理图 设计好4*4矩阵键盘编码器后，加入十六进制计数器CNT16，显示译码器7SLED.构成了4*4矩阵键盘编码器测试电路顶层原理图。 图6 4*4矩阵键盘编码器测试电路顶层原理图四.单元电路设计1.列扫描计数器CNT4Alibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity cnt4a is port(clk:in std_logic; en:in std_logic; q:buffer std_logic_vector(1downto 0);end cnt4a;architecture one of cnt4a is begin process(clk,en) begin if(clkevent and clk=1)then if(en=1)then q=q+1; end if; end if; end process;end;2.2-4译码器DECODER的设计library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity DECODER isport(a:in std_logic_vector(1 downto 0);y:out std_logic_vector(3 downto 0);end DECODER;architecture one of DECODER isbeginy(0)=0when a=0 else 1;y(1)=0when a=1 else 1;y(2)=0when a=2 else 1;y(3)=0when a=3 else 1;end;3.优先编码器ENCODER的设计 设I0到I3为键输入信号，低电平有效，优先级次序为I0最高，I3最低。y1，y0为编码输出，KA为键检测信号。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity encoder is port(i0,i1,i2,i3:in bit; y0,y1,ka:out bit);end encoder;architecture one of encoder isbegin y1=(i0 and i1 and(not i2)or(i0 and i1 and(not i3); y0=(i0 and(not i1)or(i0 and i2 and(not i3); ka=i0 and i1 and i2 and i3;end;4.消抖计数器CNT16A的设计 消抖计数器CNT16A实际上是一个具有清零和保持功能的十六进制加法计数器。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CNT16A is port(clk,clr:in std_logic; dav:out std_logic);end cnt16a;architecture one of CNT16A is signal q:std_logic_vector(3 downto 0);beginprocess(clk,clr) begin if(clkevent and clk=1)then if(clr=1)then q=0000; elsif(q=15)then q=1111; else q=q+1; end if; end if; end process;process(q)begin if(q=1111)then dav=0; else dav=1; end if; end process;end;5.寄存器REG4的设计library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity REG4 is port( clk:in std_logic; d:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0) );end REG4;architecture one of reg4 isbegin process(clk) begin if(clkevent and clk=0)then q=d; end if; end process;end;6.CNT16十六进制计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CNT16 isport(clk:in std_logic;q:buffer std_logic_vector(3 downto 0);end CNT16;architecture one of CNT16 isbeginprocess(clk)beginif(clkevent and clk=1) thenqYYYYYYYYYYYYYYYYY=null; end case; end process; end ;五.仿真结果1.优先编码器ENCODER的仿真如图7所示 图7 ENCODER的仿真结果2.2-4译码器DECODER的仿真如图8所示 图8 DECODER的仿真结