集成电路逻辑设计技术.ppt

2020 3 25 1 逻辑设计技术 2020 3 25 2 第一节MOS管的串 并联特性晶体管的驱动能力是用其导电因子 来表示的 值越大 其驱动能力越强 多个管子的串 并情况下 其等效导电因子应如何推导 一 两管串联 2020 3 25 3 设 Vt相同 工作在线性区 将上式代入 1 得 由等效管得 2020 3 25 4 比较 3 4 得 同理可推出N个管子串联使用时 其等效增益因子为 2020 3 25 5 二 两管并联 同理可证 N个Vt相等的管子并联使用时 2020 3 25 6 第二节各种逻辑门的实现一 与非门 2020 3 25 7 与非门电路的驱动能力在一个组合逻辑电路中 为了使各种组合门电路之间能够很好地匹配 各个逻辑门的驱动能力都要与标准反相器相当 即在各种工作条件下 各个逻辑门的驱动能力至少不低于标准反相器的驱动能力 设 标准反相器的导电因子为 n p 2020 3 25 8 设 与非门的导电因子为 n1 n2 n p1 p2 p 1 a b 1 1时 下拉管的等效导电因子 effn n 2 2 a b 0 0时 上拉管的等效导电因子 effp 2 p 3 a b 1 0或0 1时 上拉管的等效导电因子 effp p综合以上情况 驱动能力最低的工作情况是 1 3 应使 effp p p effn n n 2即要求p管的沟道宽度比n管大1 25倍以上 2020 3 25 9 二 或非门 2020 3 25 10 设 或非门的导电因子为 n1 n2 n p1 p2 p 1 当a b 0 0时 上拉管的等效导电因子 effp p 2 2 当a b 1 1时 下拉管的等效导电因子 effn 2 n 3 当a b 1 0或0 1时 下拉管的等效导电因子 effn n综合以上情况 在驱动能力最低的工作情况 1 3 应使 effp p 2 p effn n n即 p 2 n所以W p W n 2 n p 2 2 5 5即要求p管的宽度要比n管宽度大5倍 2020 3 25 11 三 CMOS与或非门 2020 3 25 12 1 a b c d 0 0 0 0时 effp p 2 a b c d 1 1 1 1时 effn n 3 a b c d有一个为1时 effp 2 p 3 4 a b c d 1 1 0 0或a b c d 0 0 1 1时 effn n 2 5 a b c d 0 1 0 1或1 0 1 0或0 1 1 0或1 0 0 1时 effp p 2综合以上情况 在驱动能力最低的工作情况 4 5 应使 effp p 2 p effn n 2 n则 W p W n n p 2 5 2020 3 25 13 结论 与 非 pMOS并联 nMOS串联 或 非 pMOS串联 nMOS并联 2020 3 25 14 CMOS组合逻辑单元 与或非 2020 3 25 15 或与非 2020 3 25 16 练习 请大家根据下面的函数设计一个CMOS的组合逻辑门并画出电路图 Z A B CD EF 2020 3 25 17 步骤 nMOS下拉网络 E和F串联 C与D串联 和 并联 和B串联 和A并联 2020 3 25 18 作业 请大家根据下面的函数设计一个CMOS的组合逻辑门并画出电路图 Z AB CD E F 2020 3 25 19 四 CMOS传输门 1 单管传输门一个MOS管可以作为一个开关使用 电路中Cl是其负载电容 当Vg 0时 T截止 相当于开关断开 当Vg 1时 T导通 相当于开关合上 2020 3 25 20 Vi Vg Vt时 输入端处于开启状态 设初始时Vo 0 则Vi刚加上时 输出端也处于开启状态 MOS管导通 沟道电流对负载电容Cl充电 至Vo Vi Vi Vg Vt时 输入沟道被夹断 设此时Vo Vg Vt 则Vi刚加上时 输出端导通 沟道电流对Cl充电 随着Vo的上升 沟道电流逐渐减小 当Vo Vg Vt时 输出端也夹断 MOS管截止 Vo保持Vg Vt不变 综上所述 Vi Vg Vt时 MOS管无损地传输信号Vi Vg Vt时 Vo Vg Vt信号传输有损失 为不使Vo有损失需增大Vg 2020 3 25 21 2 CMOS传输门为了解决NMOS管在传输时的信号损失 通常采用CMOS传输门作为开关使用 它是由一个N管和一个P管构成 工作时 NMOS管的衬底接地 PMOS管的衬底接电源 且NMOS管栅压Vgn与PMOS管的栅压Vgp极性相反 Vi Vo Vgn Vdd Vgp 2020 3 25 22 Vgp 1 Vgn 0时 双管截止 相当于开关断开 Vgp 0 vgn 1时 双管有下列三种工作状态 ViVgp Vtp P管导通 Vi通过双管对Cl充电至 Vo ViVi Vgn VtnN管截止 Vi Vgp Vtp P管导通 Vi通过P管对Cl充电至 Vo Vi通过上述分析 CMOS传输门是较理想的开关 它可将信号无损地传输到输出端 2020 3 25 23 传输门特性 2020 3 25 24 MOS晶体管开关逻辑 MOS开关晶体管逻辑是建立在 传输晶体管 或 传输门 基础上的逻辑结构 所以又称为传输晶体管逻辑 信号的传输是通过导通的MOS器件 从源传到漏或从漏传到源 这时的信号接受端的逻辑值将同时取决于信号的发送端和MOS器件栅极的逻辑值 2020 3 25 25 开关逻辑 1 多路转换开关MUX 2020 3 25 26 CMOS结构的MUX 2020 3 25 27 带有提升电路的MUX 2020 3 25 28 2 MUX逻辑应用 在MUX作为选择开关的应用时 将B和A当作控制信号 而将C0 C3当作数据信号 如果反过来 仍是这个电路结构 将C0 C3当作逻辑功能控制信号 B和A作为逻辑数据信号 我们可以得到一个非常有趣地逻辑结构 2020 3 25 29 2020 3 25 30 让我们来看一看 这些逻辑是否能够涵盖所有可能的两输入逻辑 2020 3 25 31 练习 设计一个实现四种逻辑操作的电路 其中控制信号为K1K0 逻辑输入为A B 当K1K0 00时 实现A B的与非操作 当K1K0 01时 实现A B的或非操作 当K1K0 10时 实现A B的异或操作 当K1K0 11时 实现A信号的倒相操作 分析 首先 我们可以确定采用四到一MUX能够实现所需的四种逻辑操作 接下来的任务是产生所需的四种控制编码C3 C0 同时 这四种控制编码又对应了外部的二位控制信号K1K0 因此 该逻辑应由两部分组成 编码产生与控制逻辑和四到一的MUX 2020 3 25 32 查表可知 当实现A B与非操作时 C3 C0为0111 当实现A信号倒相操作时 C3 C0为0101 当实现A B异或操作时 C3 C0为0110 当实现A B或非操作时 C3 C0为0001 K1K0 00时 A B的与非操作 K1K0 01时 A B的或非操作 K1K0 10时 A B的异或操作 K1K0 11时 A信号的倒相操作 2020 3 25 33 K1K0 00 A B与非操作 C3 C0为0111 K1K0 01 A B或非操作 C3 C0为0001 K1K0 10 A B异或操作 C3 C0为0110 K1K0 11 A信号倒相操作 C3 C0为0101 2020 3 25 34 全NMOS结构ROM 2020 3 25 35 五 异或门与同或门 1 异或门 2020 3 25 36 2 同或门 2020 3 25 37 T6 T7总是导通的 ABX001100010111A B 0 0时 T1 T2 T3 T4关 T5通 Vdd通过T7充电 X 1 A B 1 0时 T1 T3关 T2 T4通 T5通 T7 T5 T4形成通路 X 0 A B 0 1时 T1 T3通 T2 T4关 T5通 T7 T5 T3形成通路 X 0 A B 1 1时 T1 T2 T3 T4通 T5关 Vdd通过T7充电 X 1 2020 3 25 38 第三节可编程逻辑器件 数字系统的组成部件 ASSP Application Specific Standard ProductASIC Application Specific Integrated CircuitPLD ProgrammableLogicDevice 2020 3 25 39 可编程逻辑器件分类 互连特性 确定型和统计型可编程特性一次编程熔丝或逆熔丝EPROM结构EEPROM FLASHSRAM结构的复杂程度PLD CPLD FPGA 2020 3 25 40 PLA及其拓展结构 可编程逻辑阵列PLA也是典型的晶体管规则阵列结构 它采用两级ROM形式构造电路 其两级ROM阵列分别为 与平面 和 或平面 这是源于大多数逻辑表达式采用 与 或 结构 实际的PLA结构中 与平面 并不是由 与门 阵列构成 同样的 或平面 也不是 或门 阵列 其两个 平面 的组合是以 或非 或非 或者 与非 与非 或者其他变形结构的阵列形式出现 2020 3 25 41 全NMOS结构ROM 2020 3 25 42 与非 与非 阵列结构 2020 3 25 43 或非 或非 阵列结构 当用 或非 或非 结构PLA实现逻辑时必须输入取反 输出取反 2020 3 25 44 PLA设计方法 1 把功能表转化成表达式 并把原表达式中的最小项归并简化 功能表 2020 3 25 45 2020 3 25 46 2 对上式各乘积项进行编号 形成 与 阵列 2020 3 25 47 3 改写输出表达式 形成 或 阵列 2020 3 25 48 4 画电路图 2