EDA实习报告(刘志强-张世超(1)

智能竞赛计时抢答器的设计 1 EDA 实习报告 设计课题 智能竞赛计时抢答器 专业班级 信息 84 学生姓名 刘志强 张世超 指导教师 黄桂林 李林 设计时间 2010 12 27 至 2010 12 31 智能竞赛计时抢答器的设计 2 一 设计题目 1 设计一个可容纳 4 组参赛的数字式抢答器 每组设一个按钮 供抢答使用 2 抢答器具有第一信号鉴别和锁存功能 使除第一抢答者外的按钮不起作用 3 设置一个主持人 复位 按钮 4 主持人复位后 开始抢答 第一信号鉴别锁存电路得到信号后 数码管显示抢答组别 报警灯亮 答题开始 5 设置一个计时电路开始 50s 的计时 当计时到 0s 时报警灯再次点亮显示答题时间结束 二 设计的电路原理图 图 1 三 产品功能及工作原理 抢答器是为智力竞赛参赛者答题时进行抢答而设计的一种优先判断器电路 竞赛者可 以分为若干组 抢答时各组对主持人提出的问题要在最短的时间内做出判断 并按下抢答 按键回答问题 当第一个人按下按键后 则在显示器上显示该组的号码 同时电路将其他 各组按键封锁 使其不起作用 选手开始答题 设置一个计时电路开始 50s 的计时 当计 时到 0s 时报警灯再次点亮显示答题时间结束 回答完问题后 由主持人将所有按键恢复 重新开始下一轮抢答 因此要完成抢答器的逻辑功能 该电路应包括抢答器鉴别模块 数 码管段选模块 选手信息锁存报警模块 抢答序号转换模块 数码管片选模块 答题倒计 时模块 八段译码模块 1 抢答器鉴别模块 此模块在一个选手按键后 输出高电平给锁存器 锁存当前的按键状态 没有时钟 只有 硬件的延时 所以锁存错误的概率为零 CLR 清零端 智能竞赛计时抢答器的设计 3 2 数码管段选模块 此模块产生数码管的段选 CLKY 为高频率 后接 138 译码器 3 选手信息锁存报警模块 锁存器模块 在任一选手按下键后锁存 锁存的同时送出 ALM 信号 实现报警灯亮 4 抢答序号转换模块 将抢答的结果转换为选手序号的二进制表达 5 数码管的片选模块 选择数码管的片数 6 答题倒计时模块 答题开始后 50s 的倒数计时 当倒计时结束时 报警灯再次亮 CLK 接 1HZ 的时钟 EN 为使能端当有选手按下键后保证 EN 有效 7 八段译码模块 用于八段译码分别显示 0 9 在数码管上显示 四 设计电路的仿真波形图 图 2 智能竞赛计时抢答器的设计 4 图 3 图 4 五 对自行设计的产品总结与评价 已完成功能 1 设计了一个可容纳 4 组参赛的数字式抢答器 每组设一个按钮 供抢答使用 2 抢答器具有第一信号鉴别和锁存功能 使除第一抢答者外的按钮不起作用 3 设置了一个主持人 复位 按钮 4 主持人复位后 开始抢答 第一信号鉴别锁存电路得到信号后 数码管显示抢答组别 报警灯亮 答题开始 智能竞赛计时抢答器的设计 5 5 可以实现计时电路开始 50s 的计时 当计时到 0s 时报警灯再次点亮显示答题时间结束 值得改进的地方值得改进的地方 由于频率太低未能驱动蜂鸣器 最后用 LED 灯代替 在以后的设计中需 要注意 EDA Electronic Design Automation 即电子设计自动化 EDA 技术指的是以计算机硬 件和系统软件为基本工作平台 以大规模可编程逻辑器件为设计载体 以硬件描述语言为 系统设计的主要表达方式 自动完成集成电子系统设计的一门新技术 通过这一周的 EDA 设计 熟悉了 Quartus 软件 锻炼了我们的团队协作能力和实际 动手操作能力 这一学期我能学习了 EDA 这门课 但是大多还是被动的接受老师交给我 们的知识 大多是理论上的知识 并没有自己真正动手做东西 这次实习 我们小组经过 讨论后 决定制作智能竞赛计时抢答器 在老师的指导下 我们基本实现了全部功能 模 块化设计有思路清晰 检查方便 扩展功能容易等诸多优势 且部分已经在本设计过程中 得以体现 在设计中我们发现可编程逻辑器件功能还是比单片机强大 在以后的学习中还 需要加强自己在 EDA 方面的知识和技能 六 参考文献 1 李群芳 黄建 EDA 技术 M 北京 电子工业出版社 2008 45 50 2 李文成 刘旭 可编程逻辑器件在粮仓温度湿度监测系统总的应用 J 农机化研究 2009 8 56 58 3 王慕白 EDA 技术 M OL 工程师 2008 10 09 4 陈嘉豪 刘宇 郑宏 基于 GPRS 的集中监控系统的设计与分析 J 无线传输 2010 8 12 18 5 潘松 黄继业 EDA 技术实用教程 M 北京 科学出版社 2005 45 48 6 Mary B How to Learn EDA M New York Badman University Press 2004 12 19 7 Smith Godson et al eds FPGA M London engineering 2009 89 92 智能竞赛计时抢答器的设计 6 电气工程系 EDA 实习成绩评定表 专业 电子信息科学与技术 班级 84 学号 332810 3238407 姓名 刘志强 张世超 课题名称智能竞赛计时抢答器设计 设 计 任 务 与 要 求 1 设计一个可容纳 4 组参赛的数字式抢答器 每组设一个按钮 供抢答使用 2 抢答器具有第一信号鉴别和锁存功能 使除第一抢答者外的按钮不起作用 3 设置一个主持人 复位 按钮 4 主持人复位后 开始抢答 第一信号鉴别锁存电路得到信号后 数码管显示抢答 组别 报警灯亮 答题开始 5 设置一个计时电路开始 50s 的计时 当计时到 0s 时报警灯再次点亮显示答题时 间结束 课 程 小 组 评 定评定成绩 课程负责人 时间 年 月 日 智能竞赛计时抢答器的设计 7 附录 程序清单 1 抢答器鉴别模块 library ieee use ieee std logic 1164 all entity feng is port cp clr in std logic q out std logic end feng architecture feng arc of feng is begin process cp clr begin if clr 0 then q 0 elsif cp event and cp 0 then q 1 end if end process end feng arc 2 数码管段选模块 library ieee use ieee std logic 1164 all entity sel is port clk in std logic a out integer range 0 to 7 end sel architecture sel arc of sel is begin process clk variable aa integer range 0 to 7 begin if clk event and clk 1 then aa aa 1 end if a aa end process end sel arc 3 选手信息锁存报警模块 library ieee use ieee std logic 1164 all entity lockb is port d1 d2 d3 d4 in std logic clk clr in std logic q1 q2 q3 q4 alm out std logic 智能竞赛计时抢答器的设计 8 end lockb architecture lock arc of lockb is begin process clk begin if clr 0 then q1 0 q2 0 q3 0 q4 0 alm 0 elsif clk event and clk 1 then q1 d1 q2 d2 q3 d3 q4 d4 almqqqqqqqqq 1111 end case end process end ch31 arc 6 答题倒计时模块 use ieee std logic 1164 all use ieee std logic unsigned all entity count is port clk en in std logic h l out std logic vector 3 downto 0 sound out std logic end count architecture count arc of count is begin process clk en variable hh ll std logic vector 3 downto 0 begin if clk event and clk 1 then if en 1 then if ll 0 a