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实验名称 实验六 时序逻辑 VHDL 设计 计数器 二 64 进制 BCD 码 VHDL 设计 1 实体框图 2 程序设计 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY CDU 64A IS PORT CLK IN STD LOGIC Q22 OUT STD LOGIC VECTOR 3 DOWNTO 0 Q11 OUT STD LOGIC VECTOR 3 DOWNTO 0 END CDU 64A ARCHITECTURE AA OF CDU 64A IS SIGNAL COUT2 COUT1 STD LOGIC VECTOR 3 DOWNTO 0 BEGIN PROCESS CLK BEGIN IF CLK EVENT AND CLK 1 THEN IF COUT2 6 AND COUT1 3 THEN COUT2 0000 COUT1 0000 ELSIF COUT1 9 THEN COUT2 COUT2 1 COUT1 0000 ELSE COUT2 COUT2 COUT1 COUT1 1 END IF END IF END PROCESS Q22 COUT2 Q11 COUT1 END AA 3 仿真波形图 4 仿真波形分析 由图可知 clk 为上升沿时计数 该程序设计为 64 进制 BCD 码 三 64 进制二进制码 VHDL 设计 1 实体框图 2 程序设计 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY CDU 64B IS PORT CLK IN STD LOGIC Q OUT STD LOGIC VECTOR 7 DOWNTO 0 END CDU 64B ARCHITECTURE BB OF CDU 64B IS SIGNAL COUT2 COUT1 STD LOGIC VECTOR 3 DOWNTO 0 BEGIN PROCESS CLK BEGIN IF CLK EVENT AND CLK 1 THEN IF COUT2 4 AND COUT1 15 THEN COUT2 0000 COUT1 0000 ELSIF COUT1 15 THEN COUT2 COUT2 1 COUT1 0000 ELSE COUT2 COUT2 COUT1 COUT1 1 END IF END IF END PROCESS Q COUT2
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