中文翻译-基于FPGA的高速实时数据采集系统的设计与实现

中国邮电高校学报第 13卷，第 4期，2006 年 12月 WANG Xu-ying, LU Ying-hua, ZHANG Li-kun基于 FPGA的高速实时数据采集系统的设计与实现CLC number TP335 Document A Article ID 1005-8885 (2006) 04-0061-06摘要：计算机工作的时候，电磁辐射会导致信息在被恢复时泄漏。本文提出了一种基于外部控制器接口（PCI ）总线和现场可编程门阵列（FPGA）采样视频信号引起的电磁辐射的高速实时数据采集系统。详细介绍了各模块的硬件电路设计和控制流程。利用使用两个数据转换器并联运行来提高系统整体采样速率的时间交织，采样率可达64Mbps，系统传输速度可达 128Mb/s。关键词：高速数据采集，FPGA，PCI 总线, 超高速集成电路,硬件描述语言(VHDL),模数转换器(ADC)1 介绍当一个电子设备，特别是视频显示单元，工作的时候，会产生电磁辐射，并能引起电磁泄漏。当电磁辐射能够被识别，可用的信息就可以被恢复。这将导致信息泄漏。首先，电磁辐射通过宽带天线被接收到。然后，通过同步，被转化为数字形式的低通滤波，即 ADC1。最后，从电磁辐射恢复的信息可以从通过软件方法，相位锁定，相关滤波识别与重建的数字信息获得。在这篇文章中，该数据采集系统采集视频信号的电磁辐射并转换成数字形式。根据乃奎斯特定理，通过数字化过程正确采样一个正弦波，至少每个周期需要两个数据点。在这篇文章中，视频模式是 640480 75Hz，像素时钟频率 fp= 1.388rmn = 1.38875640480 = 32（MHz） 。因此，采样率必须为 64MHz。通常，一个高速数据采集系统的作用是使用直接存储器存取（DMA）机制接受和传递数据的输入字节流到主机内存。 中国邮电高校学报 2006 近年来，随着 FPGA2和 PCI3-4的快速发展，通过提供一个带有后备的通用硬件和主机接口，使去除对特殊目的硬件的需求成为可能。特定应用的多种功能，可以通过简单的重新编程数据采集卡 5-8上的 FPGA 实现。本文介绍了采用 Altera 公司的Cyclone 器件和 Plx PCI9052 的数据采集系统。本文的其余部分安排如下：第 2 节给出了系统设计的一个简短的描述。第 3 部分介绍了被用于在印刷电路板设计的电磁兼容（EMC）技术。最后，得出结论。2 数据采集系统的简要设计2.1 系统框图本设计基于 Altera 公司的 Cyclone FPGA EPlC6，系统的整体框图如图 1 所示。系统运行于 32 位，32MHz 的 PCI 总线，并有两个板上支持的 32MB 同步动态随机存取内存（SDRAM） ，用于存储中间结果。数据采集工作如下：首先，上电初始化和配置PCI9052, FPGA, SDRAM。其次，启动模数转换器，两个模数转换器的采样数据被同步并存储到 FPGA 内部的到双端口随机存取存储器（RAM）上，由此数据带宽在 FPGA内部从 10 位转换为 32 位。然后采样后的数据存被存储到 SDRAM。最后，32 位数据从 SDRAM 被读取并写入到 FPGA，并且通过 PCI 局部总线转移到主机。下面的部分详细阐述了系统的逻辑设计。图 1 数据采集系统的框图2.2 A/D转换在这个系统当中，模拟信号是一个由视频显示单元引起的电磁辐射的电场。根据视频模式（640x480 75 Hz）和乃奎斯特定理，采样率必须为 64MHz，采样值的精度必须 中国邮电高校学报 2006 为-30 分贝。但是，模数转换器的分辨率越大，其转换效率越低。为了解决这个问题，本文提出了一种使用两个并联 Maxim MAX1446 时间交织模数转换器（参见图 2） 。多个时间交织模数转换器是一个众所周知的用于增加最大采样率的技术。不幸的是，时间交织模数转换器的性能对偏移和增益不匹配，以及交错通道之间的采样时间误差敏感。本文提出了一种进行放大和单端差分转换的电路（参见图 3） ，并使用来自FPGA 内部锁相环（PLL）的时钟来避免偏移，增益，和通道之间的采样时间误差。图 2 的时间交织模数转换器时序图图 3 单端差分放大电路2.3 采样数据的传输和缓存 中国邮电高校学报 2006 从两个模数转换器采样的数据可以直接通过 PCI 局部总线直接传输到主机，但是根据视频模式，数据的传输速度必须大于 64MHz2B = 128Mb/s。事实上，PCI 总线的传输速度几乎不可能达到峰值（132Mb/s） 。此外，为保持向后兼容性，两个 Hynix SDRAM HY57V561620B(L)T 被作为一个缓冲区来存储采样数据，以克服数据传输瓶颈。PCI 9052 是符合 PCI 规范 V2.1。PCI 9052 可以进行编程，直接连接到多路复用或非复用的 8 位，16 位，或 32 位局部总线。PCI 9052 包含一个读写 FIFO 来速度匹配宽 32位宽，33 MHz 的 PCI 总线到可能更窄或更慢的局部总线。支持高达五个局部地址空间和四芯片选择。在本设计中的局部总线的突发长度为八位。局部总线工作在 32 位，32MHz，3 个局部地址空间，和 2 个芯片选择。2.4 FPGA逻辑设计在本文中，应用相关的控制功能以及 SDRAM，ADC，和 PCI 接口都是通过 FPGA的逻辑处理。FPGA 整体的逻辑设计，如图 4 所示。整体的逻辑设计包括时钟模块，SDRAM 读写模块，SDRAM 控制器模块。图 4 逻辑设计在 FPGA2.4.1时钟模块Cyclone FPGA EP1C6 提供了一个全局时钟网络和两个锁相环的一个完整的时钟管理解决方案。Cyclone 锁相环提供带有时钟乘法和除法，可编程相移，可编程工作周期， 中国邮电高校学报 2006 以及支持差分 I/O 输出的全局时钟。设计人员可以使用 Quartus II 自动地设置的相移和周期以及减少外部时钟的输出抖动。由于时间交织模数转换器的性能对交错通道之间的偏移和增益不匹配敏感，作为系统时钟的信号应具备的最低的相位抖动和噪声。在这篇文章中，时钟模块利用锁相环和驱动全局时钟网络来提高系统性能。图 5 显示了时钟模块使用 VHDL 编程的 Quartus II 软件的框图。图 5 时钟模块系统框图inclk0 为输入时钟，频率为 32 MHz，作为模数转换器驱动的时钟使用。c 0 和 c1 用作倍频，相位相反。e 0 为 3 倍频，96MHz 的频率，作为 SDRAM 驱动时钟。2.4.2 SDRAM读写模块SDRAM 读写模块包括三个主要模块，SDRAM 写模块，SDRAM 读模块，SDRAM 设备初始化和 SDRAM 读写命令模块。SDRAM 的读写模块是顶层模块，将整体设计连接在一起。SDRAM 写模块接收来自两个模数转换器的采样数据，然后将其转换为 32位，并等待来自 SDRAM 设备初始化和 SDRAM 读写命令模块的写 SDRAM 命令，完成 SDRAM 的写入。SDRAM 读模块等待来自 SDRAM 设备初始化和 SDRAM 读写命令模块的读 SDRAM 命令，完成 SDRAM 的读取，并将采样数据通过 PCI 局部总线传输到主机。SDRAM 设备初始化和 SDRAM 读写命令模块产生初始化命令和配置寄存器命令到 SDRAM 控制器，使两个模数转换器的采样数据，向 SDRAM 读模块产生读SDRAM 命令，向 SDRAM 写模块产生写 SDRAM 命令并提供了 SDRAM 地址总线。在 FPGA 上实现，整体设计占用逻辑元件 5%，一个 PLL 和嵌入式存储器 中国邮电高校学报 2006 80%。 SDRAM 读写模块的顶层系统框图，利用 Quartus II 软件 VHDL 得到，如图 6 所示。图 6 SDRAM 读写模块框图SDRAM 读模块和 SDRAM 写模块均包扩页地址发生器和双端口 RAM。Cyclone FPGA EP1C6 提供 20 块 M4K 嵌入式 RAM。M4K 模块支持双端口存储器。Quartus II软件通过结合多个 4K 内存块自动实现更大的内存。该页地址发生器可以通过使用Quartus II 软件 VHDL 得到。页地址发生器的 VHDL 代码如下所示：process(wclk,wen) -RAM written processbeginif (wen = 1) thenif wclkevent and wclk = 1thenif (wtmp=“1111111111”) thenwtmp = “0000000000”;elsewtmp =wtmp + 1; -wtmp is value of writeaddressend if;else null; 中国邮电高校学报 2006 end if;else null;end if;if( (“0000000000” = wtmp and wtmp = “0111111111”) or(“0000000000” = rtmp and rtmp = “0111111111”) )thenpage = 0;else page = 1;end if;if(wtmp =“0111111111” or wtmp =“1111111111”)thenpage_full = 1;else page_full = 0;end if;end process;process(rclk,en) - RAM read processbeginif (en = 1) then- if(page = 0)then rtmp = 0if ( rclkevent and rclk =1)thenif (rtmp =“1111111111”) then rtmp =“0000000000”elsertmp = rtmp + 1;end if;else null;end if;else null;end if;if(rtmp = “0111111111” or rtmp = “1111111111”)thenpage-empty = 1 ;else page-empty = 0; 中国邮电高校学报 2006 end if;end process;2.4.3 SDRAM控制器模块SDRAM 是带有一个同步接口的高速动态随机存取存储器（DRAM） 。SDRAM 的同步接口和完全流水线化的内部架构，如果有效利用，可以允许非常快速的数据速率。SDRAM 是由 RASN，CASN 和 WEN 信号组合形成的总线控制命令控制的。SDRAM堆栈必须在一定地址范围可被写入或读取之前打开。访问 SDRAM 的主要命令为读取（RD）和写入（WR） 。当发出 WR 命令，初始列地址和数据字被寄存。当发出 RD 命令，初始地址被寄存。初始数据在 1-3 个始终后出现在数据总线上。自动刷新指令周期性地产生以确保数据保持。这些功能由 SDRAM 控制器进行。SDRAM 控制器由四个主要模块组成，SDRAM 控制器，控制接口，命令，和数据路径模块。该控制接口模块从 SDRAM 设备初始化和 SDRAM 读写命令模块接收命令及相关的存储器地址，解码指令，并向控制模块传送请求。控制模块从控制接口模块接收命令和地址，并产生适当的命令到 SDRAM。数据路径模块在读写命令期间处理数据路径操作。SDRAM控制器的框图如图 7 所示。图 7 SDRAM 控制器模块框SDRAM 控制器模块的设计采用有限状态机（FSM） 。SDRAM 控制器模块的有限状态机如图 8 所示。SDRAM 控制器模块使用 Quartus II 软件 VHDL 得到。 中国邮电高校学报 2006 图 8 SDRAM 控制器的有限状态机3 EMC在印刷电路板的设计高速实时数据采集系统的电路由模拟电路和数字电路组成。当高速实时数据采集系统工作时，电磁辐射就会产生，可引起的电磁干扰（EMI） ，降低系统性能。在这篇文章中，下面的 EMC 技术被应用于印刷电路板（PCB）的设计，以减少系统的 EMI9。1）地与电源层分离布置的四层板产生最高水平的信号完整性。信号线在顶层和底层布线，它们是垂直的，用以避免互相感应引起的电磁干扰。2）地与电源层分离布置，用以匹配模拟地和数字地的物理位置，以及模拟电源和数字电源。分离的数字电源层被布置，用以匹配 5V 和-5V （PCI 电源提供管脚） ，3.3V（FPGA，SDRAM 和模数转换器电源提供管脚） ，1.5V （FPGA 电源提供管脚）的物理位置。两个地层被连接在一个点，这样嘈杂的数字地电流不能干扰模拟地层。高速数字信号线被布置在远离敏感的模拟线路，如模数转换器的参考输入，内部参考电压输出，等等。3）所有的旁路电容器，其中，采用表面贴装元件的，要设置在尽可能靠近器件的位置，最好是在同一侧有最小电感的模数转换器。遵循同样的规则来绕过数字电源数字地。4）布置所有的并行信号线满足 3W 规则，并且这两个信号线之间的距离的宽度是信号线的三倍。时钟线路被布置得远离敏感的模拟线路，由于被保护线路，它屏蔽敏感线路电磁干扰。 中国邮电高校学报 2006 4 结论本文提出了一种基于 PCI 总线和 FPGA 采样视频信号引起的电磁辐射的高速实时数据采集系统。对于超高速的应用，时间交织通过运行两个并联的模数转换器，增加了系统的整体采样速度。在这个系统中 FPGA 中起着重要的作用，相关应用控制功能以及 SDRAM，ADC，与 PCI 接口，均由 FPGA 逻辑处理。系统进行了测试，采样率可达 64 Mbps 和系统传输速度可达 128 Mb/s。这个系统能连续工作 20 分钟。致谢：这项工作是由中国国家自然科学基金资助的项目（6033l01060271018 ） 。参考文献：1. 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