数字集成电路设计与分析

问答 问答 Point out design objects in the figure such as design cell reference port pin net then write a command to set 5 to net A Design top Reference ADD DFF Cell U1 U2 Port A B clk sum Pin A B D Q Net A B SIN Set load 5 get nets A why do we not choose to operate all our digital circuits at these low supply voltages 答 答 1 不加区分地降低电源电压虽然对减少能耗能正面影响 但它绝对会使门的延时加大 不加区分地降低电源电压虽然对减少能耗能正面影响 但它绝对会使门的延时加大 2 一旦电源电压和本征电压 阈值电压 变得可比拟 一旦电源电压和本征电压 阈值电压 变得可比拟 DC特性对器件参数 如晶体管特性对器件参数 如晶体管 阈值 的变化就变得越来越敏感阈值 的变化就变得越来越敏感 3 降低电源电压意味着减少信号摆幅 虽然这通常可以帮助减少系统的内部噪声 降低电源电压意味着减少信号摆幅 虽然这通常可以帮助减少系统的内部噪声 如串扰引起的噪声 但它也使设计对并不减少的外部噪声源更加敏感 如串扰引起的噪声 但它也使设计对并不减少的外部噪声源更加敏感 问道题 问道题 1 CMOS 静态电路中 上拉网络为什么用 PMOS 下拉网络为什么用 NMOS 管 2 什么是亚阈值电流 当减少 VT 时 VGS 0 时的亚阈值电流是增加还是减少 3 什么是速度饱和效应 4 CMOS 电压越低 功耗就越少 是不是数字电路电源电压越低越好 为什么 5 如何减少门的传输延迟 P203 6 CMOS 电路中有哪些类型的功耗 7 什么是衬垫偏置效应 8 gate to channel capacitance CGC 包括哪些部分 VirSim有哪几类窗口 3 6 Given the data in Table 0 1 for a short channel NMOS transistor with VDSAT 0 6 V and k 100 A V2 calculate VT0 2 f and W L 解答 对于短沟道器件 2 min min 1 2 DGSTDS VW IkVVVV L min min GSTDSDSAT VVVVV 在选择公式的时候 首先要确定工作区域 表格中的所有VDS均大于VDSAT 所以不可能 工作在线性区域 如果工作在饱和区域则 VT 应该满足 VGS VT VDSAT 2 VT 0 6 1 4 VT 这是不可能的 所以可以假设所有的数据都是工作在速度饱和区域 所以 2 1 2 DSAT DGStDSATDS VW IkVV VV L 由 1 Input clk reset enable Output 3 0 count Reg 3 0 count Always posedge clk If reset 1 b1 Count 0 Else if enable 1 b1 Count count 1 Endmodule Module counter tb Reg clk reset enable Wire 3 0 count Counter U0 clk reset enable count Initial Begin Clk 0 Reset 0 Enable 0 End Always 5 clk clk initial begin monitor time clk d reset d enable d count d clk reset enable count 100 finish end endmodule 2 please write out verilog code and test bench for a bit full adder Module addbit a b ci sum co Input a b ci Output sum co Wire a b ci sum co Assign co sum a b ci Endmodule module test for addbit reg a b ci addbit u1 a b ci sum co initial begin a 0 b 0 ci 0 10 a 0 b 0 ci 1 10 a 0 b 1 ci 0 10 a 0 b 1 ci 1 10 a 1 b 0 ci 0 10 a 1 b 0 ci 1 10 a 1 b 1 ci 0 10 a 1 b 1 ci 1 10 finish end initial monitor time a b b b ci b sum b co b a b ci sum co endmodule 3 please write out verilog code and test bench for 4 1 MUX module mux a b c d sel y input a b c d input 1 0 sel output y reg y always a or b or c or d or sel case sel o y a 1 y b 2 y c 3 y d Default display error in sel Endcase Endmodule module test for mux reg a b c d sel 调用 DUT mux u1 a b c d sel y 产生测试激励信号 initial begin a 0 b 1 c 0 d 0 sel 01 10 a 1 b 0 sel 00 10 c 1 a 0 sel 10 10 c 0 d 1 sel 11 10 a 1 b 0 sel 01 10 c 1 a 0 sel 11 10 finish end 检测输出信号 initial monitor time a b b b c b sel b y b a b c d sel y endmodule 4 please write out verilog code and test bench for a 4 bit half adder Module adder a b sum carry Input 3 0 a b Output 3 0 sum Output carry Reg 3 0 sum Reg carry Always a or b Begin carry sum a b End Endmodule module test for adder reg 3 0 a b 调用调用 DUT adder u1 a b sum carry 产生测试激励信号产生测试激励信号 initial begin a 4 b0000 b 4 b0001 10a 4 b0001 b 4 b1001 10a 4 b0010 b 4 b0101 10a 4 b0100 b 4 b1001 10a 4 b1000 b 4 b1101 10