基于EDA技术的交通灯控制器设计

湖湖 北北 民民 族族 学学 院院 信信 息息 工工 程程 学学 院院 E ED DA A 课课程程设设计计报报告告书书 题目 基于 EDA 技术的交通灯控制器设计 专 业 电气工程及其自动化 班 级 学 号 学生姓名 指导教师 袁海林 2011 年 5 月 19 日 信息工程学院课程设计任务书 学 号学生姓名专业 班级 设计题目 基于 EDA 技术的交通控制器设计 设 计 技 术 参 数 以 EDA 为中央处理器 配合 FPGA 通过程序进行控制来实现整个过程 设 计 要 求 工 作 量 要求 字数在 5000 左右 工 作 计 划 参 考 资 料 1 徐春娇 基于 VHDL 状态机设计的智能交通控制灯 R 中国地质大学 北京 地球物理与信息技术学院 2007 2 曹敏晖 城市交通存在的问题及对策分析 D 河南 郑州轻工业学院 2008 指导教师签字 信息工程学院课程设计成绩评定表信息工程学院课程设计成绩评定表 年 月 日 学生姓名 学号 班级 课程设计题目 基于 EDA 技术的交通控制设计 指导教师评语 成绩 指导教师 年 月 日 摘摘 要要 实现路口交通灯系统控制的方法很多 可以用标准逻辑器件 可编程序控制器 PLC 单片机等方案来实现 但是这些控制方法的功能修改及调试都需要硬件电路的支持 在一定程度上增加了设计难度 采用 EDA 技术 应用 VHDL 硬件电路描述语言实现交通 灯系统控制器的设计 利用 QUARTUS II 集成开发环境进行综合 仿真 并下载到 CPLD 可编程逻辑器件中 完成系统的控制作用 该灯控制逻辑逻辑可实现 3 种颜色灯的交替点 亮 时间的倒计时 指挥车辆和行人安全通行 1 关键词关键词 EDA FPGA 交通控制器 Abstract The intersection traffic light control system to achieve many ways you can use standard logic devices programmable logic controller PLC SCM and otherprograms to achieve However the function of these control methods are required to modify and debug hardware support to a certain extent increase the design difficulty With EDA technologies applications hardware description language VHDL traffic signal system controller design the use of QUARTUS II integrated development environment for synthesis simulation and download to the CPLD programmable logicdevices complete system control function The light control logic logic can be realizedin 3 colors alternating lights lit the time of the countdown command vehicles and pedestrians safe passage 1 Keywords EDA FPGA traffic controller 目目 录录 目录目录 基于 EDA 技术的交通控制器设计 2 摘 要 4 1 概述 6 2 交通控制器用到的理论知识 7 2 1 EDA 技术 7 2 2 硬件 FPGA 7 3 交通控制器的设计 9 3 1 系统设计要求 9 3 2 系统设计方案 9 3 2 1 交通控制模块 9 3 2 2 定时单元模块 12 3 3 主要 VHDL 源程序及分析 12 3 3 1 控制器逻辑描述 13 3 3 2 30 s 定时单元的 VHDL 源程序 15 3 3 3 5 s 定时单元的 VHDL 源程序 15 3 3 4 26 s 定时单元的 VHDL 源程序 16 4 设计总结 17 参考文献 18 1 概述概述 以前普通的交通灯控制器只能根据事先给定的时间进行通道的通禁控制 但由于如今 车辆的迅速增多 给城市交通增加了严重的负担 而交通灯在其中正扮演着越来越重要的 角色 因此 要求寻找一种可以随时针对通道上车辆的密集度来控制和调节此通道的通禁 时间 以期达到自动控制的目的 从而减少不合理的堵车现象的发生 下面的设计中我们 融入了这种思想 并将针对 VHDL 语言描述作具体介绍 VHDL 语言是一种全方位的硬件 描述语言 包括系统行为级 寄存器传输级和逻辑门级多个设计层次 支持结构描述 数 据流描述以及行为描述三种描述形式的混合描述 可完成自顶向下的电路设计过程 2 交通控制器用到的理论知识交通控制器用到的理论知识 2 1 EDA 技术技术 EDA 是电子设计自动化 Electronic Design Automation 的缩写 在 20 世纪 90 年代初 从计算机辅助设计 CAD 计算机辅助制造 CAM 计算机辅助测试 CAT 和计算机 辅助工程 CAE 的概念发展而来的 EDA 技术就是以计算机为工具 设计者在 EDA 软 件平台上 用硬件描述语言 HDL 完成设计文件 然后由计算机自动地完成逻辑编译 化 简 分割 综合 优化 布局 布线和仿真 直至对于特定目标芯片的适配编译 逻辑映 射和编程下载等工作 回顾近 30 年电子设计技术的发展历程 可将 EDA 技术分为三个阶段 七十年代为 CAD 阶段 人们开始用计算机辅助进行 IC 版图编辑 PCB 布局 布线 取代了手工操作 产生了计算机辅助设计的概念 八十年代为 CAE 阶段 与 CAD 相比 除了纯粹的图形绘制功能外 又增加了 电路功能设计和结构设计 并且通过电气连接网络表将两者结合在一起 实现了工 程设计 这就是计算机辅助工程的概念 CAE 的主要功能是 原理图输入 逻辑 仿真 电路分析 自动布局布线 PCB 后分析 九十年代为 ESDA 阶段 尽管 CAD CAE 技术取得了巨大的成功 但并没有把 人从繁重的设计工作中彻底解放出来 在整个设计过程中 自动化和智能化程度还 不高 各种 EDA 软件界面千差万别 学习使用困难 并且互不兼容 直接影响到 设计环节间的衔接 基于以上不足 人们开始追求 贯彻整个设计过程的自动化 这就是 ESDA 即电子系统设计自动化 2 2硬件硬件 FPGA FPGA Field Programmable Gate Array 即现场可编程门阵列 它是在 PAL GAL CPLD 等可编程器件的基础上进一步发展的产物 它是作为专用集成电路 ASIC 领域中的一种半定制电路而出现的 既解决了定制电路的不足 又克服了原有可 编程器件门电路数有限的缺点 11 FPGA 采用了逻辑单元阵列 LCA Logic Cell Array 这样一个概念 内部包括可配置 逻辑模块 CLB Configurable Logic Block 输出输入模块 IOB Input Output Block 和内 部连线 Interconnect 三个部分 FPGA 的基本特点主要有 1 采用 FPGA 设计 ASIC 电路 用户不需要投片生产 就能得到合用的芯片 2 FPGA 可做其它全定制或半定制 ASIC 电路的中试样片 3 FPGA 内部有丰富的触发器和 I O 引脚 4 FPGA 是 ASIC 电路中设计周期最短 开发费用最低 风险最小的器件之一 5 FPGA 采用高速 CHMOS 工艺 功耗低 可以与 CMOS TTL 电平兼容 可以说 FPGA 芯片是小批量系统提高系统集成度 可靠性的最佳选择之一 FPGA 是由存放在片内 RAM 中的程序来设置其工作状态的 因此 工作时需要对片内的 RAM 进行编程 用户可以根据不同的配置模式 采用不同的编程方式 加电时 FPGA 芯片将 EPROM 中数据读入片内编程 RAM 中 配置完成后 FPGA 进 入工作状态 掉电后 FPGA 恢复成白片 内部逻辑关系消失 因此 FPGA 能够反复使 用 FPGA 的编程无须专用的 FPGA 编程器 只须用通用的 EPROM PROM 编程器即可 当需要修改 FPGA 功能时 只需换一片 EPROM 即可 这样 同一片 FPGA 不同的编程 数据 可以产生不同的电路功能 因此 FPGA 的使用非常灵活 FPGA 有多种配置模式 并行主模式为一片 FPGA 加一片 EPROM 的方式 主从模式 可以支持一片 PROM 编程多片 FPGA 串行模式可以采用串行 PROM 编程 FPGA 外设模 式可以将 FPGA 作为微处理器的外设 由微处理器对其编程 6 如何实现快速的时序收敛 降低功耗和成本 优化时钟管理并降低 FPGA 与 PCB 并行 设计的复杂性等问题 一直是采用 FPGA 的系统设计工程师需要考虑的关键问题 如今 随着 FPGA 向更高密度 更大容量 更低功耗和集成更多 IP 的方向发展 系统设计工程师 在从这些优异性能获益的同时 不得不面对由于 FPGA 前所未有的性能和能力水平而带来 的新的设计挑战 3 交通控制器的设计交通控制器的设计 3 1 系统设计要求系统设计要求 R1 Y1 G1 R2 Y2 G2 甲道 乙道 图 3 1 十字路口交通灯 该交通管理器十字路口甲 乙两条道路 如图 3 1 的红 黄 绿三色灯 指挥 车辆和行人安全通行 3 2 系统设计方案系统设计方案 3 2 1 交通控制模块交通控制模块 1 S0 状态表示乙道绿灯亮 甲道红灯亮 30 秒定时器开始计时 且通车时间不超 过 30 秒 2 S1 状态表示乙道通车时间已达到 30 秒 此时 乙道黄灯亮 甲道红灯亮 5 秒 定时器开始计时 3 S2 状态表示乙道黄灯时间已超过 5 秒 此时 乙道红灯亮 甲道绿灯亮 30 秒 定时器开始计时 4 S3 状态表示甲道通车时间已超过 30 秒 此时 乙道红灯亮 甲道绿灯亮 5 秒 定时器开始计时 以后当甲道黄灯亮计时超过 5 秒时 接 S0 状态 5 甲 乙两道红 黄 绿三个灯分别用 R1 Y1 G1 和 R2 Y2 G2 表示 灯亮 用 1 表示 灯不亮用 0 表示 则两个方向信号灯的 4 种状态 如下表所示 信号灯输出状态表 输出状态R1Y1G1R2Y2G2 S0100001 S1100010 S2001100 S3010100 系统流程图如下 甲道禁止 乙道通行 W1 1 甲道禁止 乙道停车 W2 1 甲道通行 乙道禁止 W3 1 甲道停车 乙道禁止 W2 1 Y Y Y Y N N N N 图 3 2 交通管理器工作流程图 3 2 2 定时单元模块定时单元模块 本设计中的定时单元模块有三个 分别为 count30s count26s Count5s 它 们定时时间不同 在定时单元 count30s count26s Count5s 的设计中 为设计要 求需进行减计数 本设计中使用的是加法计数 3 3 主要主要 VHDL 源程序及分析源程序及分析 本设计采用层次描述方式 也采用原理图输入和文本输入混合方式建立描述文件 图 3 3 是交通管理器顶层图形输入文件 它用原理图形式表明系统的组成 即系统由控制器 和 3 个定时计数器组成 3 个定时计数器的模分别为 26 5 30 图 3 3 交通管理器顶层图形文件 3 3 1 控制器逻辑描述控制器逻辑描述 此交通灯控制源程序 利用状态机实现对甲道 乙道指示灯的控制和有关电路的使能 控制 程序中 clk 为脉冲信号的输入端 SM SB 分别为主干道 支干道有车无车的表示 信号输入端 1 表示有车 0 表示无车 R1 Y1 G1 分别为甲道红灯 黄灯 绿灯亮暗控 制信号的输出端 R2 Y2 G2 分别为乙道红灯 黄灯 绿灯控制信号的输出端 其中值 为 1 时控制灯亮 值为 0 时控制灯灭 程序的状态转换如图 3 3 所示 IF reset 1 THEN stateIF w1 1 THEN 条件信号赋值语句 stateIF w2 1 THEN stateIF w3 1 THEN stateIF w2 1 THEN state s0 END IF END CASE 控制器处于 S0 状态时 为了实现甲道处于通行状态 而乙道禁止通行的功能 由现 时间 W1 决定次状态而进行相应的跳转 S0 状态 乙道绿灯亮 甲道红灯亮 若 W1 等于 1 表示 S0 状态执行完毕 则转入 S1 状态 若 W1 不等于 1 表示 S0 状态正在执行 则 继续执行 S0 状态 当 W1 1 即乙道停车 甲道禁止 则执行 S1 状态 否则继续执行 S0 状态 直到 W1 等于 1 控制器处于 S1 状态时 为了实现甲道处于通行状态 而乙道禁止通行的功能 由现 时间 W2 决定次状态而进行相应的跳转 S1 状态 甲道红灯亮 乙道黄灯亮 若 W2 等于 1 表示 S1 状态执行完毕 则转入 S2 状态 若 W2 不等于 1 表示 S1 状态正在执行 则 继续执行 S1 状态 当 W2 1 即乙道禁止 甲道通行 则执行 S2 状态 否则继续执行 S1 状态 直到 W2 等于 1 控制器处于 S2 状态时 为了实现甲道处于停车状态 而乙道禁止通行的功能 由现 时间 W3 决定次状态而进行相应的跳转 S2 状态 甲道绿灯亮 乙道红灯亮 若 W3 等于 1 表示 S2 状态执行完毕 则转入 S3 状态 若 W3 不等于 1 表示 S2 状态正在执行 则 继续执行 S2 状态 当 W3 1 即乙道禁止 甲道停车 则执行 S3 状态 否则继续执行 S2 状态 直到 W3 等于 1 控制器处于 S3 状态时 由现时间 W2 决定次状态而进行相应的跳转 S3 状态 甲道 黄灯亮 乙道红灯亮 若 W2 等于 1 表示 S3 状态执行完毕 则转入 S0 状态 若 W3 不 等于 1 表示 S3 状态正在执行 则继续执行 S3 状态 当 W2 1 即甲道禁止 乙道通行 则执行 S0 状态 否则继续执行 S3 状态 直到 W3 等于 1 c1 1 WHEN state s0 ELSE 0 c2 1 WHEN state s1 OR state s3 ELSE 0 c3 1 WHEN state s2 ELSE 0 r1 1 WHEN state s1 OR state s0 ELSE 0 y1 1 WHEN state s3 ELSE 0 g1 1 WHEN state s2 ELSE 0 r2 1 WHEN state s2 OR state s3 ELSE 0 y2 1 WHEN state s1 ELSE 0 g2 1 WHEN state s0 ELSE 0 END behave 当控制器处于 s0 状态时 c1 1 g2 1 r1 1 即控制乙道的计数器开始计数 乙道绿灯亮 甲道红灯亮 否则 c1 g2 r1 清零 当控制器处于 s1 状态时 c2 1 y2 1 r1 1 即控制公共停车的计数器开始计数 乙道黄 灯亮 甲道红灯亮 否则 c2 y2 r1 清零 当控制器处于 s2 状态时 c3 1 g1 1 r2 1 即控制甲道的计数器开始计数 甲道绿灯亮 乙道红灯亮 否则 c3 g1 r2 清零 3 3 2 30 s 定时单元的定时单元的 VHDL 源程序源程序 30 s 定时单元的 VHDL 源程序 使用加法计数 实现信号值自加 程序中 clk 为脉冲信 号的输入端 enable 为甲乙道定时器使能信号输入端 1 为开始计数 0 表示不计数 BEGIN PROCESS clk VARIABLE cnt INTEGER RANGE 30 DOWNTO 0 BEGIN IF clk EVENT AND clk 1 THEN IF enable 1 AND cnt 30 THEN cnt cnt 1 ELSE cnt 0 END IF END IF IF cnt 30 THEN c 1 ELSE c 0 END IF END PROCESS 3 3 3 5 s 定时单元的定时单元的 VHDL 源程序源程序 5 s 定时单元的设计原理与 30s 定时单元的设计原理相同 使用加法计数 实现信号值 自加 程序中 clk 为脉冲信号输入端 enable 为甲乙道定时器使能信号输入端 1 为开始计 数 0 表示不计数 BEGIN PROCESS clk VARIABLE cnt INTEGER RANGE 5 DOWNTO 0 BEGIN IF clk EVENT AND clk 1 THEN IF enable 1 AND cnt 5 THEN cnt cnt 1 ELSE cnt 0 END IF END IF IF cnt 5 THEN c 1 ELSE c 0 END IF END PROCESS 3 3 4 26 s 定时单元的定时单元的 VHDL 源程序源程序 26 s 定时单元的设计原理与 30s 定时单元的设计原理相同 使用加法计数 实现信号值 自加 程序中 clk 为脉冲信号输入端 enable 为甲乙道定时器使能信号输入端 1 为开始计 数 0 表示不计数 BEGIN PROCESS clk VARIABLE cnt INTEGER RANGE 26 DOWNTO 0 BEGIN IF clk EVENT AND clk 1 THEN IF enable 1 AND cnt 26 THEN cnt cnt 1 ELSE cnt 0 END IF END IF IF cnt 26 THEN c 1 ELSE c