基于FPGA的DDS信号源设计

基于 FPGA 的 DDS 信号源设计 摘要摘要 本设计采用直接数字频率合成 DDS 的设计方法 以现场可编程门阵列 FPGA 作为硬件基础 对 DDS 信号源进行电路设计 利用单片机实现对输出频率和相位的预置及 显示的软件控制 通过通信接口下载波形数据实现波形数据更新 可产生高分辨率输出波 形 关键词关键词 直接数字频率合成 现场可编程门阵列 数 模转换器 MCU 中图分类号中图分类号 0540 0250 文献标识码文献标识码 A The design of a DDS generator based on FPGA Abstract In this paper an arbitrary waveform generator AWG is designed based on the theory of direct digital synthesis DDS and on the analysis of the performance of the output signal The design uses a field programmable gate array FPGA chip to utilize the AWG The preset and display of the output frequency and phase are controlled by a micro computer unit MCU The artribary waveform data can be downloaded and updated from a communication interface The AWG can produce a high resolution arbitrary waveform Key words DDS Field Programmable Gate Array Digital to Analog Converter MCU 1 引言 信号源又称信号发生器是一种常用的仪器 它是一种为电子测量和计量工作提供符合 严格技术要求的电信号设备 广泛应用于电子电路 自动控制和科学试验等领域 信号发 生器和示波器 电压表 频率计等仪器一样是最普通 最基本的 也是应用最广泛的电子 仪器之一 几乎所有的电参量的测量都需要用到信号发生器 一般传统的信号发生器能产 生一些规则的信号如正弦波 方波 脉冲波 三角波等 而任意波形信号发生器可以产生 某些不规则的信号乃至于任意信号 可用于对瞬变波形和电子设备中出现的各种干扰的模 拟 2 DDS 直接数字频率合成 基本原理 直接数字频率合成 Direct Digital Synthesis 简称 DDS 技术是频率合成领域中的一项新 技术 如图 1 为 DDS 基本组成框图 图 1 DDS 基本组成框图 图 2 DDS 各点输出信号波形 DDS 是基于数值计算信号 波形的抽样值来实现频率合成 的 其工作原理是根据相位和 幅度的对应关系 通过改变频率 控制字来改变相位累加器的累 加速度 然后在固定时钟的控制 下取样 取样得到的相位值通过 相位幅度转换得到与相位值对 应的幅度序列 幅度序列通过数模 转换得到模拟形式量化的正弦波 输出 DDS 的核心就是相位累加器 利用它来产生信号递增的相位信息 整个 DDS 系统在 统一的参考时钟下工作 每个时钟周期相位累加器作加法运算一次 加法运算的步进越大 相应合成的相位值变化越快 输出信号的频率也就越高 对于幅值归一化的正弦波信号的 瞬时幅值完全由瞬时相位来决定 因为 dtdt 所以相位变化越快 信号的频率越 高 ROM 表完成将累加器相位信 息转换为幅值信息的功能 再由 D A 完成数字抽样信号到连续时 域信号的转换 D A 输出的台阶 信号再经低通滤波器平滑以得到 精确的连续正弦信号波形 图 2 是 DDS 各点输出信号波形 相位累加器字长为 N DDS 控制时钟频率为 fc 时钟周期为 频率控制字为 1 cc Tf K 系统工作时 累加器的单个时钟周期的增量值为 22NK 相应角频率为 所以 DDS 的输出频率为 22N cc tTKf DDS 输出的频率步进间隔 22N DDSc fKf 2N DDSc ff 因 DDS 输出信号是对正弦波的抽样合成 所以应满足 Niqust 定理的要求 即 也就是要求 根据频谱性能的要求 一般取 2 DDSc ff 1 2NK 0 4 DDSc ff 当 DDS 相位累加器采用 32 位字长 时钟频率为 30MHz 时 它的输出频率间隔可达 到 可见 DDS 的基于累加器相位控 632 250 1020 01Hz 10mHz N DDSc ff 制方式给它带来了微步进的优势 DDS 频率合成器具有以下优点 1 频率分辨率高 输出频点多 可达个频点 假设 2N DDS 相位累加器的字长是 N 2 频率切换速度快 可达 us 量级 3 频率切换时相位连续 4 可以输出宽带正交信号 5 输出相位噪声低 对参考频率源的相位噪声有改善作用 6 只需改写存储器中的波形数据即可产生任意波形 7 全数字化实现 便于集成 体积小 重量轻 3 基于 FPGA 的硬件电路设计 早期的 DDS 系统使用分离的数字器件搭接 随着整个电路系统运行频率的升高 采用分 离器件构建的 DDS 电路有其自身无法克服的缺点 主要表现在电磁兼容和系统工作频率上 后来出现的专用 DDS 芯片极大的推动了 DDS 技术的发展 DDS 专用芯片电路广泛的 应用于各个领域 其中以 AD 公司的产品比较有代表性 如 AD7008 AD9850 AD985l AD9852 AD9858 等 其系统时钟频率从 30MHz 到 300MHz 不等 其中的 AD9858 系统时钟更是达到了 lGHz 这些芯片还具有调制功能 如 AD7008 可以产生正交调制信号 而 AD9852 也可以产生 FSK PSK 线性调频以及幅度 图 3 系统硬件组成框图 调制的信号 这些芯片集成度高 内部都集成了 D A 转换器 精度最高可达 12bit 同时 都采用了一些优化设计来提高性能 如这些芯片中大多采用了流水技术 通过流水技术的 使用 提高了相位累加器的工作频率 从而使得 DDS 芯片的输出频率可以进一步提高 通 过运用流水技术在保证相位累加器工作频率的前提下 相位累加器的字长可以设计得更长 如 AD9852 的相位累加器达到了 48 位 大大提高了输出信号的频率分辨率 由于 DDS 的 周期性 输出杂散频谱往往表现为离散谱线 而这些芯片大多采用了随机抖动技术使离散 谱线均匀化 从而提高输出频谱的无杂散动态范围 但专用 DDS 芯片价格昂贵 且无法实 现任意波形输出 CPLD 及 FPGA 的发展为实现 DDS 提供了更好的技术手段 FPGA Field Programmable Gate Array 是目前广泛采用的一种可编程器件 它的应用不仅使得数字电路系统的设计非常 方便 并且还大大缩短了系统研制的周期 缩小了数字电路系统的体积和所用芯片的品种 而 且它的时钟频率已可达到几百兆赫兹 加上它的灵活性和高可靠性 非常适合用于实现波形发 生器的数字电路部分 用 FPGA 设计 DDS 电路比采用专用 DDS 芯片更为灵活 因为 只要改变 FPGA 中的 ROM 数据 DDS 就可以产生任意波形 因而具有相当大的灵活性 相比之下 FPGA 的 功能完全取决于设计需求 可以复杂也可以简单 而且 FPGA 芯片还支持在系统现场升级 虽然在精度和速度上略有不足 但也能基本满足绝大多数系统的使用要求 另外 将 DDS 设计嵌入到 FPGA 芯片所构成的系统中 其系统成本并不会增加多少 而购买专用芯片的 价格则是前者的很多倍 因此 采用 FPGA 来设计 DDS 系统具有很高的性价比 用 FPGA 可以非常方便的实现 DDS 系统的数字电路环节 且可现场编程进行电路的修 改 在 DDS 系统中 FPGA 的主要完成 1 保存频率字 2 保存相位字 3 构 成相位累加器 产生波形 RAM 的地址 4 形成波形 RAM 本设计选用了一款性价比很高的 ALTERA 公司的 CYCLONE 系列 FPGA 芯片 EP1C3T144C8 此芯片有 LE 约 3000 个 片内 RAM 有 52Kbits 最小系统板由 50MHz 晶 振 电源部分 插针 指示部分 ROM 和开关组成 5V 直流电源经过 TPS70451 转换得 到十 3 3V 和十 1 8V 的直流电为 EP1C3T144C8 供电 ROM XC18V02 为一个掉电存储器 在掉电时可自动保存数据 4 个 40 脚双列插针用于和其他外部设备连接 3 1 总体结构 本系统硬件组成框图如图 3 所示 本系统是一个主从式的波形发生器 系统 上位机为一台 PC 机 安装有利用 LabWindows CVI 开发的终端软件 完成任意波形数据计算 波形参数设置和波形数据的 下载 下位机以单片机和 FPGA 为核心 还包含控制键盘 LED 显示 USB 接口以及高速 DAC 转换器和滤波电路等部分组成 上位机与下位 机之间采用 USB 通信方式 上位机设定波形参数 控 制下位机完成频率和相位设置 DDS 的输出再经 D A 转换及滤波实现波形输出 下位机也可通过 图 4 FPGA 模块设计流程 图 5 FPGA 电路组成 图 6 频率相位数据输入寄存器时序仿真 图 10 在 ROM 配置为正弦数据的输出时序仿真 4 4 矩阵键盘来独立完成频率和相位设置 通过 8 位 LED 数码管显示输出波形参数 实现 系统固化规则波形输出 3 2 FPGA 设计流程 在本设计中主要利用 FPGA 设计实现 DDS 的核心部分 即相位累加器 相位加法器 相位寄存器 控制字输入寄存器 波形查找表 任意波形数据寄存器 FPGA 模块设计流 程如图 4 所示 该系统可实现常规固定波形输出和任意波形输出 其中相位累加器是一个带有累加功能的 32 位加法器 它以设定的频率控制字 k 作为步长来进行加法运算 当其和满时清零 并进行重新运算 相位寄存器是一个 10 位寄存器 它接收单片机送来的频率和相位控制字数据并进行寄存 当下一个时钟到来时 输入寄存的数据 对输出波形的频率和相位进行控制 波形查找表 ROM 及 RAM 是 DDS 的关键部分 设计时首先需对时域波形进行采样 将采样的波形数 据储存到波形查找表 ROM 及 RAM 中 每一位地址对应一个波形点的数值 任意波形数 据寄存器接收单片机送来的任意波形数据数据 整个系统各模块是在同步时钟信号 CLK 的 控制下协调工作的 FPGA 电路组成如图 5 所示 各单元时序仿真图如图 6 图 10 所示 单片机将频率和相位控制字以 8bit 的宽度并行送进 FPGA 在选择信号 sele 的作用下分别形成 32bit 的频率控制 字和 10bit 的相位控制字 分别经过相位累加器和相位加法 器后控制对波形存储器数据点的提取步长和起点 即可改变输出波形的频率和相位 系统 可默认输出正弦波 三角波 方波和锯齿波 当与上位机通信进行波形数据更新时 可产 图 8 32 位加法器时序仿真 图 9 32 位寄存器时序仿真 图 7 任意波形数据输入寄存器时序仿真 图 11 上位机软件流程 图 12 单片机程序流程 生任意波形输出 4 软件程序设计 4 1 上位机软件设计 上位机软件程序流程如图 11 所示 波形数据可以通过以下方式生成 输入波形的数学表达 式及其约束 输入图形 以及编辑组合标准函数波形及已有 波形等 波形发生器模块的仪器驱动器软件开发平台采用 Labwindows CVI 该开发平台是面向计算机测控领域的仪器 软件开发平台 它以 ANSIC 为核心 采用交互式编程 库函 数丰富 功能强大 在此平台上开发的任意波形发生器仪器 驱动器 界面美观 操作简单 该软件主要包括波形创建 波形显示及波形编辑三个模块 分别用以生成 显示和编辑 波形数据 波形发生程序完成的功能包括允许用户输入函数表达式 产生波形 建立常用信号库 用户可对各种常用波形进行任 意组合 形成混合波形 灵活配置波形的频率 幅度 初相 可对波形进行显示 储存 4 2 单片机程序设计 单片机程序流程图如图 12 所示 首先对单片机进行初始化设置 接下来通过按键选择进入不同模式 若选择固化波 则进入频率和相位的数据输入状态 输入数 据送到 LED 显示出来 并为当前的频率 相 位输出值 按下数据发送键 频率值转换成 频率控制字送进 FPGA 再从其输出想要的 任何频率值的正弦波 在按下发送键后 键 盘被锁 此时只有按下修改键才能再次输入 频率 相位值 若选择任意波 则通过通信接 口从上位机下载任意波形数据到 RAM 再从 RAM 读取任意波形数据送给 FPGA 进行处理 在上位机利用 LabWindows CVI 进行软 件设计 产生所需的 1024 个字节的任意波形 数据送至单片机 单片机再将任意波形数据 接收下来 然后向波形 RAM 中依次写入 1024 个字节的数据 需要输出任意波形时即可从 波形 RAM 中读取数据以输出任意波形 5 系统性能测试及误差分析 5 1 输出波形测试 本系统测试所用主要仪器有 CA164OP 02 计数器 TDS2012 双踪示波器 HM8021 4 频率计 该波形发生器产生波形测试结果如下 产生几种常规输出波形如图 13 图 16 图 13 正弦波 5MHZ 图 14 方波 2MHZ 表 1 输出频率测量 5 2 输出频率测量 当该信号发生器频率预置值 即数码管显示的值 从 20 kHz 逐渐增加到 15 MHz 时 用 HM8021 4 频率计对输出 信号的实际输出频率进行 了测量 两者比较即可算 出输出精度见表 1 5 3 误差分析 5 3 1 输入误差引起的 误差 由 N cDDS fKf2 其中 K 为 DDS 输入频率 控制字 N 为相位累加器 字长 为 DDS 时钟频 c f 率 晶体振荡器提供 稳定度很高 可忽略的误差 则输出频率主要取决于频率控制 c f 字 K 而 K 是由单片机通过软件实现算法产生的 是以二进制方式传给 DDS 因相位累加 器字长的限制必定产生误差 所以可以通过增加相位累加器字长减小误差 但不能完全克 服 5 3 2 测量误差 在测试中 被测正弦信号会不可避免地混入噪声 噪声信号叠加于正弦信号之上 使 正弦波的过零点发生偏移 使频率计测量结果出现偏差 5 4 频谱纯度分析 由于 DDS 是基于数字取样及数据恢复的处理 并且经过 DA 转换 所以输出的模拟信 号中必然会有杂散噪声 即引起频谱杂散 特别是当输出正弦波时通过频谱分析仪可以清 晰看出频谱杂散的程度 DDS 的输出频谱杂散主要原因有相位截断误差 电压幅度量化误差 参考时钟噪声 D A 转换器的非线性误差 以及 D A 转换的瞬间毛刺 2 数字噪声馈通以及时钟的泄漏都 是导致频谱劣化的因素 它们为系统的输出频谱增加了背景噪声和杂散 5 4 1 相位截断引起的误差 由于累加器的位数 N 32 大于 RAM 的寻址位数 W 10 使得累加器输出寻址 RAM 时 其 N W 个 22 低位就必须舍去 这样就不可避免的产生相位截断误差 该误 差是 DDS 输出杂散的主要原因 其信噪比可用公式 1 计算 5 4 2 相位量化误差引起的误差 由于波形是通过 系列有限的离散采样点表示的 这就不可避免地引入了相位量化误 差 增加采样点数可以减小这种误差 5 4 3 幅值量化误差 由于 RAM 中存储的数据字长和 D A 位数有限 所以在 D A 进行幅值量化时会产生幅 值量化误差 增加数据字长和 D A 位数将可以减少这种误差 5 4 4 由于 D A 变换器的非理想特性引起的误差 DAC 的非理想特性包括 差分 积分的非线性 D A 转换过程中的尖峰电流等 预置值实测值误差 20 kHz19 851 kHz0 745 220kHz220 281 kHz0 128 2000kHz1998 782kHz0 060 10 MHz9 988525MHz0 115 15 MHz14 943955MHz0 374 图 15 三角波 5MHZ 图 16 锯齿波 1MHZ NW dbSNR 44 2 48 2 44 0 lg10 公式 1 5 4 5 电源噪声 这种随机噪声也会使我们的输出波形产生 定的影响 使输出纹波增大 为减少这种 噪声 一方面可以选择纹波小的电源 另一方面可以通过电源退耦以减小其影响 5 4 6 后级运放产生的误差 集成运放本身存在的输入失调电压和输入失调电流的影响 以及运放本身增益带宽积 与上升速率的影响 在输入频率较高时 不可避免的有相位失真的影响 尽管上述误差是不可避免的 但是可通过选取合适的量化值 质量高的电源 适当的 A D D A 变换器 并通过低通滤波器平滑台阶 尽量减小输出波形的误差 从量化观点 看幅值量化的信噪比随着量化位数的增加而提高 所以通过尽量增大波形存储器的容量 即增加了有效字长即可提高信噪比 增大波形存储器的容量可以有两种方法 一是直接增 大波形存储器的绝对容量 但是这种方法受到硬件条件的限制 不可能无限制地增大 二 是通过压缩存储数据来等效增大存储器的数据寻址位 随着硬件水平的不断提高 通过加 大存储器的容量以及数据位数 DDS 系统由相位截断和数据量化所引起的杂散噪声已经可 以非常容易做到 70 dB 以下的理论值 在 DDS 的高端应用中 D A 的非线性是影响 DDS 频谱质量的决定因素 要想减少 D A 非线性的影响 一般主要通过选择高质量的 D A 来解决 消除或减小毛刺脉冲的影响 是研制高质量的高速 DAC 的关键 即使是理想的 DAC 在 DDS 系统中也要产谐波 因为 这些谐波的幅度强烈地依赖于输出频率对时钟频率的比率 而 DAC 量化噪声的谱成份随 着这种比率变化而变化 如果 DAC 时钟频率是 DAC 输出频率的整数倍 那么它的量化噪 声集中在输出频率的倍频处 即与信号密切相关 但如果使输出频率稍稍偏移整数倍 则 量化噪声就会随机分布 也可有效地改善无杂散动态范围 SFDR 6 结语 本论文讨论了 DDS 信号源的电路设计方法 采用了基于数字合成的方法 即先将所需 产生的信号波形的一个周期的若干个样点的幅值的二进制信息存储在波形存储器中 再通 过硬件电路依次从波形存储器中读取出来 经 D A 转换及滤波后得到所需信号波形输出 完成了实验样机的制作及测试 输出波形稳定 完成了电路设计 可输出步进为 10mHz 频率范围 0 01Hz 15MHz 的正弦波 三角波 锯齿波 方波 以及 0 01Hz 20KHz 的任 意波 频率稳定度依赖于所选用的晶振 本设计用 FPGA 非常方便的实现了 DDS 系统的数字电路环节 可现场编程进行电路的 修改 且设计周期短 开发费用低 风险小 通过通信接口下载任意波形数据实现波形数 据更新 就可以产生所需波形输出 具有相当大的灵活性 具有较高的性价比 该任意波形发生器经过硬件电路设计及软件仿真调试后 进行了实际电路安装调试 经测试运行可靠 性能稳定 参考文献 参考文献 1 曾繁泰 陈美金 VHDL 程序设计 清华大学出版社 2001 33 45 2 张玉兴 射频模拟电路 电子工业出版社 2002 89 101 3 窦振中 单片机外围器件实用手册 北京航空航天大学出版社 2002 67 4 谭浩强 C 程序设计 清华大学出版社 1999 36 54 5 赵晶 Protel 99 高级应