直接数字合成器通信原理设计

本科毕业设计（论文）400 MSPS 14-Bit, 1.8 V CMOS直接数字合成器 AD9951Abstract:The AD9951 is a direct digital synthesizer (DDS) featuring a 14-bit DAC operating up to 400 MSPS. The AD9951 uses advanced DDS technology, coupled with an internal high speed, high performance DAC to form a digitally programmable, complete high frequency synthesizer capable of generating a frequency-agile analog output sinusoidal waveform at up to 200 MHz. The AD9951 is designed to provide fast frequency hopping and fine tuning resolution (32-bit frequency tuning word). The frequency tuning and control words are loaded into the AD9951 via a serial I/O port. The AD9951 is specified to operate over the extended industrial temperature range of 40C to +105C. Synchronizing Multiple AD9951s , The AD9951 product allows easy synchronization of multiple AD9951s. There are three modes of synchronization available to the user: an automatic synchronization mode, a software controlled manual synchronization mode, and a hardware controlled manual synchronization mode. Applications, Agile LO frequency synthesis, Programmable clock generators, Test and measurement equipment ,Acousto-optic device drivers. The AD9951 supports various clock methodologies. Support for differential or single-ended input clocks and enabling of an on-chip oscillator and/or a phase-locked loop (PLL) multiplier are all controlled via user programmable bits. 摘要:AD9951 是一个直接数字频率合成器（DDS），其特色是有一个工作在 400MSPS 的 14 位数/模转换器（14-bit DAC）. AD9951 采用了先进的 DDS 技术,芯片内部有一个高速的，高性能的 DAC，能够形成一个数位可编程的，完整的高频合成器 DDS 系统，有能力产生频率达200 MHz 的模拟正弦波。AD9951 可提供快速频率跳变和高精度分辩率（32 位频率控制字）。频率调谐和控制字经并行口或串行口输入到 AD9951。在工业应用中，AD9951 的工作温度为40C 到+105C。同时并联发生 AD9951,存在三种可能得到的同步方式电路自动同步方式,软件控制手控同步方式，硬件控制手控同步方式。AD9951 可以应用于本机振荡频率合成,可编程时钟发生器,测试和测量装置,声光器件驱动装置。AD9951 在不同的时钟脉冲下有不同的操作方法。适合于差动或单端输入时钟脉冲并启动芯片内部振荡器及锁相环路（锁相环）放大器全部控制经由用户可编程序的位。Key words: automatic synchronization mode software controlled manual synchronization mode a hardware controlled manual synchronization mode Support for differential input clocksCommon-mode noise increased signal-to-noise ratio关键字: 自动同步方式 软件控制手控同步方式 硬本科毕业设计（论文）件控制手控同步方式 差动输入时钟脉冲共模噪声 信噪比主要特性速率为 400 MSPSDAC 分辨率为 14 bit32 位代码相位噪声120 dBc / Hz 1 kHz 偏移量( DAC 输出功率)有良好的动态特性AOUT 80 dB 160 MHz (100 kHz 偏移量）串联的 I / O 控制1.8 V 电源软件和硬件可控制低功耗采用 48 引脚 TQFP / EP 封装最大导通输入电平 5 VPLL REFCLK 放大器( 4- 20)内部振荡器可以是由单个晶体管驱动具有调相能力多片同步应用本机振荡频率合成可编程时钟发生器测试和测量装置声光器件驱动装置内部结构框图本科毕业设计（论文）图 1Rev.0通过模拟装置调幅被认为是精确的和可靠的装备的资料。然而、通过模拟装置适合于或非门、其他的三分之一用户可以由它的使用引起。规格由厂商确定，模拟装置的技术要求明确给出。标志和安装是由有关技术员确定的。本科毕业设计（论文）目录1. 芯片简介.52. AD9951 的主要电气特征.53. 绝对最大额定值.94. AD9951 的芯片封装与引脚功能.94 1 引脚封装形式.94. 2引脚功能描述.105. 内部结构与工作原理.125. 1典型工作动态特征.125. 2工作原理.175. 3工作模式.225. 4AD9951的编程.225. 5串行端口.265. 6指令字节.275. 7串行接口引脚描述.285. 8最高有效位最小有效位转接.28 6. 应用电路.297. 封装尺寸.318. 注意ESD.319. 规则手册.3110. 设计总结.32修改记载修改初始的版本本科毕业设计（论文）1.芯片简介AD9951 是一个直接数字频率合成器（DDS），其特点是有一个工作在 400MSPS 的 14 位数/模转换器（14bit DAC）. AD9951 采用了先进的 DDS 技术,芯片内部有一个高速的，高性能的 DAC，能够形成一个数位可编程的，完整的高频合成器 DDS 系统，有能力产生频率达200 MHz 的模拟正弦波。AD9951 可提供快速频率跳变和高精度分辩率（32 位频率控制字）。频率调谐和控制字经并行口或串行口输入到 AD9951。在工业应用中，AD9951 的工作温度为40C 到+105C。2.AD9951 的主要电气特性AD9951 的主要电气特性如表 1 所列。测试条件：若无特别说明, AVDD, DVDD = 1.8 V5%, DVDD_I / O = 3.3 V5%, RSET = 3.92 k,基准时钟频率为 20 MHz,放大器启动20.DAC 输出功率是参考 AVDD,不是 AGND。参数 温度 最小值 典型值 最大值 单位基准时钟输入特性频率范围REFCLK 倍频器不使能 FULL 1 400 MHzREFCLK 倍频器使能 4 FULL 20 100 MHzREFCLK 倍频器使能 20 FULL 4 20 MHz输入电容 25C3 pF输入阻抗 25C15 k工作循环 25C50 %工作循环与 REFCLK 倍频器使能25C35 65 %REFCLK 输入功率 1 FULL -15 0 +3 dBmDAC 输出特性分辨率 14 Bits满刻度输出电流 25C5 10 15 mA增益误差 25C-10 +10 %FS输出电流偏移 25C0.6 A非线性微分 25C1 LSB本科毕业设计（论文）非线性积分 25C2 LSB输出电容 25C5 pF残留相位噪声_ 1 kHz 偏移量, A OUT=40 MHz参数 温度 最小值 典型值 最大值 单位REFCLK 倍频器使能_20 25C-105 dBc/HzREFCLK 倍频器使能_4 25C-115 dBc/HzREFCLK 倍频器不使能 25C-132 dBc/Hz电压范围 25CAVDD-0.5AVDD+0.5V宽带 SFDR1 MHz 到 10 MHz AOUT 25C73 dBc10 MHz 到 40 MHz AOUT 25C67 dBc40 MHz 到 80 MHz AOUT 25C62 dBc80 MHz 到 120 MHz AOUT 25C58 dBc120 MHz 到 160 MHz A OUT 25C52 dBc窄带 SFDR40 MHz AOUT (1 MHz) 25C87 dBc40 MHz AOUT (250 kHz) 25C89 dBc40 MHz AOUT (50 kHz) 25C91 dBc40 MHz AOUT (10 kHz) 25C93 dBc80 MHz AOUT(1 MHz) 25C85 dBc80 MHz AOUT(250 kHz) 25C87 dBc80 MHz AOUT(50 kHz) 25C89 dBc80 MHz AOUT (10 kHz) 25C91 dBc120 MHz AOUT(1 MHz) 25 83 dBc本科毕业设计（论文）C120 MHz AOUT(250 kHz) 25C85 dBc120 MHz AOUT(50 kHz) 25C87 dBc参数 温度 最小值 典型值 最大值 单位120 MHz AOUT (10 kHz) 25C89 dBc160 MHz AOUT(1 MHz) 25C81 dBc160 MHz AOUT(250 kHz) 25C83 dBc160 MHz AOUT(50 kHz) 25C85 dBc160 MHz AOUT (10 kHz) 25C87 dBc时序特征串联的控制总线最大频率 FULL 25 Mbps最小 Low 时钟脉冲宽度 FULL 7 ns最小 High 时钟脉冲宽度 FULL 7 ns最大时钟脉冲上升下降时间FULL 2 ns最小数据初始化时间DVDD_I / O 3.3 VFULL 3 ns最小数据初始化时间DVDD_I / O = 1.8 VFULL 5 ns最小数据保持时间 FULL 0 ns最大数据有效时间 FULL 25 ns起始时间 2 FULL 1 ms最小数据时钟脉宽高 FULL 5 SYSCLK周期 3O 初始化时间 DVDD_I / O = 3.3 VFULL 4 nsO 初始化时间 DVDD_I / O = 3.3 VFULL 6 nsO 数据保持时间 FULL 0 ns传输延迟O 更新时钟 25C24 SYSCLK周期O 更新至相位偏移变化延迟25C24 SYSCLK周期O 更新至振幅变化延 25 16 SYSCLK本科毕业设计（论文）迟 C 周期CMOS 逻辑输入逻辑 1 电压_ DVDD_I / O ( 管脚 43) = 1.8 V25C1.25 V参数 温度 最小值 典型值 最大值 单位逻辑 0 电压_ DVDD_I / O（管脚 43) 1.8 V25C0.6 V逻辑 1 电压_ DVDD_I / O (管脚 43) = 3.3 V25C2.2 V逻辑 0 电压_ DVDD_I / O (管脚 43) = 3.3 V25C0.8 V逻辑 1 电流 25C3 12 A逻辑 0 电流 25C12 A输入电容 25C2 pFCMOS 逻辑输出（1 mA 载荷）DVDD_I O = 1.8 V逻辑 1 电压 25C1.35 V逻辑 0 电压 25C0.4 VCMOS 逻辑输出（1 mA 载荷）DVDD_I / O = 3.3 V逻辑 1 电压 25C2.8 V逻辑 0 电压 25C0.4 V功率损耗（AVDD = DVDD = 1.8 V）单音的信号模式 25C162 171 mW快速断电方式 25C150 160 mW完全的休眠模式 25C20 27 mW同步 FUNCTION4最大同步时钟频率（DVDD_I / O = 1.8 V）25C62.5 MHz最大同步时钟频率（DVDD_I / O = 3.3 V）25C100 MHzSYNC_CLK 校准Resolution525C1 SYSCLK周期1 实现可能达到最好的相位噪声，该振幅可能应用在时钟脉冲上。减少该时钟输入振幅将减少该相位噪声信息装置。本科毕业设计（论文）2、起始时间恢复从模拟断电方式（看该节）。最长的定时要求该基准钟放大器 PLL 到该参数值。该初始值假定是没有电容在 DACBP 引脚而且最好使用推荐的 PLL 环路滤波器。3、SYSCLK 周期引用该实际的时钟脉冲频率应用芯片内通过该 DDS。如果该基准时钟放大器与外部参考时钟脉冲频率并联、该 SYSCLK 频率是该外部的频率乘以该基准时钟倍增因数。如果该基准钟放大器没有应用，该 SYSCLK 频率就等于外部参考时钟脉冲频率。4、SYNC_CLK = 1SYSCLK 比率。因为 SYNC_CLK 比率50 MHz、用该高速的同步启动位、 设置 CFR2、。5、这个参数指出那数字同步特征不能克服在系统时钟上升边之间的相位延迟（定时失真）。如果该系统时钟边缘是定位、该同步功能在两个之间边缘将不会增加该失真。3.绝对最大额定值表 2参数 取值最高结温 150CDVDD_I / O（管脚 43） 4VAVDD, DVDD 2V数字输入电压（DVDD_I / O = 3.3 V） -0.7V 到+5.25V数字输入电压（DVDD_I / O 1.8 V） -0.7V 到+2.2V数字输出电流 5 mA贮存温度 -65C to +150C工作温度 -40C to +105C焊接温度（10 秒焊接） 300C JA 38C/W JC 15C/W强调超过绝对最大额定值可以永久性损坏该装置。这是强调额定值和函数运算在该装置其他的情况指出在该操作技术要求明确指出。超出绝对最大额定值的使用延长周期将会影响器件的可靠性。图 2.输入,输出等效电路4.AD9951 的芯片封装与引脚功能4.1 引脚封装形式本科毕业设计（论文）图 3 引脚封装形式注意接通封装底部裸过露焊盘应当尽可能接近 DAC 的模拟地，引脚 43, DVDD_I/ O,可以是提高到 1.8 V 或 3.3 V；然而, DVDD 引脚（引脚 2 和引脚 34）只能是升幂 1.8 V。4.2 引脚功能描述AD9951 的引脚功能如表 3 所示。表 3.AD9951 的引脚功能引脚 符号 I/O功能1 I/O UPDATEI 上升沿改变内部缓冲区存储器内容，给O寄存器,此管脚必须是建立并且保持 SYNC_CLK 输出的信号。2,34 DVDD I 数字电源引脚（1.8 V）。3,33,42,47,48 DGND I 数字电源接地引脚。4,6,13,16,18,19,25,27,29AVDD I 模拟电源引脚（1.8 V）。5,7,14,15,17,22,26,28,30,31,32AGND I 模拟电源接地引脚。8 OSC/REFCLKI 基准时钟振荡输入,当 REFCLK 端口可以单端方式, REFCLKB 需连接一个 0.1F 的去耦电容器到 AVDD。本科毕业设计（论文）引脚 符号 I/O功能9 OSC/REFCLKI 基准时钟振荡输入是时钟输入部分接通振荡器REFCLK。10 CRYSTAL OUTO 输出功率的振荡器部分。11 CLKMODESELECTI 振荡器部分的控制引脚,当这个引脚为高电平时，作为振荡器部分的使能端，为低电平时,振荡器部分是旁路的。12 LOOP_FILTERI 管脚规定外部的零位补偿 REFCLK 的电路倍频器连接到 PLL 环路滤波器,电路由一个 1k 电阻器与一个 0.1F 电容器串联到 AVDD。20 IOUT O DAC 输出偏置通过一个电阻器到 AVDD, 不是AGND。21 IOUT O DAC 输出功率将偏置通过一个电阻器于 AVDD,不是 AGND。23 DACBP I DAC 偏置去耦引脚。24 DAC_RSETI 一个电阻器（额定值为 3.92 k）连接 AGND到 DAC_RSET 建立参考电流至 DAC。35 PWRDWNCTLI 用作一个外部下电控制（看表 8 所示）。36 RESET I 高电平有效，硬件复位引脚,确定 RESET 管脚是描述 AD9951 于初始状态O 端口寄存器地址表。37 IOSYNC I 异步高电平有效 Reset 串行端口控制器。当处于高电平时,O 电流断开,一个新的O于 IOSYNC 开始返回 low。如果管脚没有接地；禁止应用此引脚。38 SDO O 当使用 3 总线串行O 端口时,此管脚充当串行数据输出。作为一个 2 线串行端口时,此管脚不用。39 CS I 此引脚功能当做一个低电平激活芯片选择,允许多片芯片均分O 总线。40 SCLK I 对于O 来说,此插头功能当做串行数据时钟脉冲进行输入/输出操作。41 SDIO I/O当O 为 3 总线串行端口时,此管脚为唯一的串行数据输入。当作为 2 线串行端口时,此引脚是双向的串行数据引脚。43 DVDD_I/OI 数字电源（O 存储单元为 3.3 V）。44 SYNC_IN I 输入信号经常同时发生多重 AD9951.此输入连接 SYNC_CLK 输出以控制 AD9951。45 SYNC_CLKO 同步脉冲输出引脚为一同步装置。本科毕业设计（论文）引脚 符号 I/O功能46 OSK I 输入引脚经常由控制振幅键控操作。OSK 是SYNC_CLK 的同步调幅引脚。当 OSK 不是用于可编程时,此引脚连接到 DGND。AGND I 在所有的裸露焊盘当中,DAC 必须附属必须尽可能的接近 AGND。5.内部结构与工作原理5.1 动态曲线特征图 4 FOUT = 1 MHz FCLK = 400 MSPS, WBSFDR图 5. FOUT =10 MHz, FCLK = 400 MSPS ,WBSFD本科毕业设计（论文）图 6 FOUT = 40 MHz, FCLK = 400 MSPS, WBSFDR图 7. FOUT = 80 MHz ,FCLK = 400 MSPS, WBSFDR图 8 FOUT = 120 MHz, FCLK = 400 MSPS, WBSFDR本科毕业设计（论文）图 9. FOUT = 160 MHz, FCLK = 400 MSPS, WBSFDR图 10. FOUT = 1.1 MHz, FCLK = 400 MSPS, NBSFDR,1 MHz图 11. FOUT = 10 MHz, FCLK = 400 MSPS, NBSFDR,1 MHz本科毕业设计（论文）图 12. FOUT = 39.9 MHz, FCLK = 400 MSPS, NBSFDR,1 MHz图 13. FOUT = 80.3 MHz, FCLK = 400 MSPS, NBSFDR,1 MHz图 14. FOUT = 120.2 MHz, FCLK = 400 MSPS, NBSFDR,1 MHz本科毕业设计（论文）图 15. FOUT = 160 MHz, FCLK = 400 MSPS, NBSFDR,1 MHz图 16.残留相位噪声 FOUT = 159.5 MHz, FCLK = 400 MSPS（绿色）, 4100 MSPS（红色）， 20 20 MSPS（蓝色）图 17.残留相位噪声 FOUT = 9.5 MHz, FCLK = 400 MSPS（绿色）,4100MSPS（红色）， 20 20 MSPS（蓝色）本科毕业设计（论文）5.2 工作原理元件区1.数字直接频率合成器的核心（DDS core） 输出信号的频率由用户的可编程的频率调谐字（FTW）确定。器件的输出频率和系统时钟（SYSCLK）之间的关系定义为fo=(FTW)(fs)/232 0FTW2 31fo=fs(1-(FTW/232) 231位。当编程有效从 0x04 到 0x14（十进制到 20 十进制）时, 该锁相环并联 REFCLK 输入频率通过该引脚对应内部十进制数。然而、锁相环极限输出频率被限制在 400 MHz。每当该锁相环发生变化,用户应该知道，那时候必须是分配给允许该锁相环锁定（大约 1 ms）。该锁相环通过编程特征值超过 4 到 20（十进制）路的范围。当作为旁路时、该锁相环被关闭以节省电源。3.时钟输入AD9951 在不同的时钟脉冲下有不同的操作方法。适合于差动或单端输入时钟脉冲并启动芯片内部振荡器及锁相环路（锁相环）放大器全部控制经由用户可编程序的位。AD9951 可能是合用配置的六种运行方式产生该系统时钟之一。该方式配置利用该 CLKMODE 选择管脚CFR1和 CFR2。连接该芯片内管脚 CLKMODESELECT 到逻辑高电平启动该芯片内晶体振荡器电路。该芯片内振荡器是启动、用户的 AD9951 把外部的晶体管与该 REFCLK 和REFCLKB 输入到生产一个低频基准时钟在 20 MHz 至 30 MHz 之间连接在一起。通过振荡器缓冲，在集成电路芯片之前产生的信号，这个缓冲信号经由该引脚 CRYSTAL 与外面的管脚连接有效。控制 CFR1可用于启动或使该缓冲无效、打开或空闲的系统时钟，振荡器本身不会长时间掉电，以免打开同一晶体振荡器。记录 CFR2到逻辑高电平，启动该晶体振荡器的输出缓冲器。逻辑低电平接 CFR2引脚时，使该振荡输出缓冲无效。连接 CLKMODESELECT 到逻辑低电平使该芯片内振荡器和该振荡该振荡器无效时、外部的振荡器必须提供该 REFCLK 及 REFCLKB 信号，输出缓冲无效。在差动运行时、这个引脚是用互补的使运转的信号。因为单端的工作时、0.1F 电容器应该连接在未用的管脚和模拟电源之间。用适当的电容器使时钟输入管脚偏压是 1.35 V。另外,该锁相环是用来锁定该基准频率是一个在至 20 之间整数值。表输入时钟的工作方式概述提示了该锁相环放大器是由该 CFR2 位时钟脉冲来控制、与该 CFR1控制无关。本科毕业设计（论文）表 4.时钟输入工作状态CFR1 CLKMODESELECT CFR2 振荡器使能？系统时钟 频率范围（MHz）低 高 320是 FCLK=FOSC 20 20不是FCLK=FOSC 10 开 闲置DAC断电时钟输入断电外电源向下方式闲置SYNC_CLK向外截止闲置0x00闲置闲置AutoClr阶段输出不使能闲置清除阶段SDIO唯一的输入LSB开始0x00自动装置同步使能软件手册同步闲置 0x00控制功能 寄存器1（CFR1）（0x00）闲置 载荷ARR _O UDOSK使能OSK自动键0x00REFCLK倍频器0x00或0x01，或0x02或0x03并联的倍频器0x04至0x144至20倍增VCO范围输入电流 0x00闲置 高速同步使能硬件手册同步使能CRYSTAL向外引脚起作用闲置 0x00控制功能寄存器2（CFR2）（0x01）闲置 0x00振幅比例因子寄存器 0x00振幅标度因子（ASF）（0x02）自动缓变率速度控制振幅比例因子寄存器 0x00振幅 0x00本科毕业设计（论文）缓变率（ARR）（0x03）:0频率调节字#0 0x00频率调节字#0 0x00频率调节字#0 0x00频率调节字（FTW0）（0x04）频率调节字#0 0x00相位偏移字#0 0x00相位偏移字（POW0）（0x05）闲置相位偏移字#0 0x007.控制寄存器控制描述控制功能寄存器1（CFR1）CFR2被用来控制AD9951的各种功能、特性及工作模式。每位的功能将在下面进行详细说明。CFR1闲置。CFR1振幅缓冲负载调节控制CFR1 = 0（缺省）。由于I/O更新输入信号，所以该振幅缓变率计时器调幅负荷在超时（计时器= = 1）不负荷。CFR1 = 1。振幅缓变率计时器调幅负荷在超时（计时器= = 1）或在I / O更新输入信号的时候。CFR1外形振幅键控启动控制CFR1 = 0（缺省）。外形振幅键控调幅支路。CFR1 = 1.外形振幅键控调幅启动。当启动时、CFR1控制该运行方式适合于这些功能。CFR1自动的外部振幅键控启动控制（唯一的正当的当 CFR1调幅高电平有效）时CFR1 = 0（缺省）。当 CFR1有源调幅时、逻辑导通CFR1启动该手控的外部振幅键控运算分析。各振幅模型发送给DAC乘以该振幅标度因子。看该外部振幅键控二次发射控制适合于详情。CFR1 = 1.当 CFR1有源调幅时,逻辑1导通CFR1启动该自动的外部振幅键控器。触发器OSK引脚高处将使该输出数量锯齿形向上从零按该振幅标度因子规定以阻止资源通过该振幅缓变率的速度。触发器OSK管脚将引起该输出到锯齿形向下从该振幅标度因子想要零比例尺在该振幅缓变率。看该外形振幅键控截面适合于细节。CFR1自动同步启动控制当CFR1 = 0（缺省）时。AD9951自动同步并联调幅特征停止。当CFR1 = 1时. AD9951自动同步有源调幅特征的方式。该装置将同时发生它的内部同步在（SYNC_CLK）定位到信号之前转送SYNC_IN输入时钟脉冲。 AD9951同时并联发生截面适合于细节。CFR1AD9951软件手控同步并联当CFR1 = 0（缺省）时。该手控同步调幅特征停止。本科毕业设计（论文）当CFR1 = 1时.手控的。该SYNC_CLK上升沿被一个SYNC_CLK 周期和控制调幅推进。为了推进该上升沿并联定时，这个控制需要进行调整。AD9951 在同时发生并联二次发射控制适合于细节。CFR1闲置。CFR1自动清除相位累加位。当CFR1 = 0（缺省）时,一个新的频率调节字将加到相位累加器的输入，并且附加在当前存储值上。当CFR1 = 1时.这个位将自动同步清除（装入0）相位累加器。CFR1正弦余弦选择位当CFR1 = 0（默认）时。角振幅转换逻辑使用余弦函数。当CFR1 = 1时.角振幅转换逻辑使用正弦函数。CFR1闲置。CFR1清理相位累加器位。当CFR1 = 0（缺省）时。该阶段累加器正常作用。当CFR1 = 1时.相位累加器被同步清除，并持续清除，直到周期结束。CFR1SDIO仅作为输入。当CFR1 = 0（默认）时。SDIO引脚双向运行（两线串行编程模式）。当CFR1 = 1时.串行数据I / O引脚（SDIO）被设置为只作为输入引脚（三线串行编程模式）。CFR1最低有效位（LSB first）（只有当I/O端口被设置为串行端口时，此位才有效）。当CFR1 = 0（默认）时。最高有效位（MSB first）格式被激活。当CFR1 = 1时.最低有效位（LSB）格式被激活。CFR1数字断电控制当CFR1 = 0（缺省）时。全数字化功能和时钟脉冲被激活。当CFR1 = 1时.全部的非I/O数字功能调幅停止、降下该电源重要地。CFR1闲置。CFR1数模转换器断电控制当CFR1 = 0（缺省）时。该DAC调幅启动适合于operation。当CFR1 = 1时.该DAC调幅无效且处于接通的最低功率消耗状态。CFR1时钟输入断电控制当CFR1 = 0（缺省）时。该时钟输入电路调幅启动适合于operation。当CFR1 = 1时.该时钟输入电路调幅无效且该装置接通它的最低的功率耗散状态。CFR1 = 1.该SYNC_CLK管脚假定静态逻辑0状态到噪音产生留在该数字式电路系统, 然而,该同步电路保持有源的（在内）到保持电位电极系定时。CFR1闲置，在 0时启程控制功能寄存器2（CFR2）CFR2被用来控制AD9951的各种功能、特性及工作模式。每位的功能将在下面进行详细说明。寄存器位是根据它们的启始的，最高有效位的串行寄存器位存储单元来确定。CFR2闲置。CFR2高速的同步启动控制当CFR2 = 0（缺省）时。该高速的同步放大停止。当CFR2 = 1时.该高速的同步放大已接通。除50 MHz外，应用该自动同步特征适合于SYNC_CLK输入，应该安置（200 MSPS SYSCLK）控制。AD9951 在同时发生并联截面适合于本科毕业设计（论文）细节。CFR2硬件手控的同步启动控制当FR2 = 0（缺省）时。该硬件手控的同步功能停止了。当CFR2 = 1时.该硬件手控的同步功能调幅启动。在控制调幅安置的时候、上升沿导通该SYNC_IN引脚将使该装置推进SYNC_CLK上升沿通过一个 REFCLK 周期。不同的软件手控的同步启动控制、控制做非自我清理。一旦硬件手控的同步方式调幅启动、它将开始启动直到这个控制结束。AD9951同时发生在并联截面适合于细节。CFR2晶体管外面的启动控制当CFR2 = 0（缺省）时。该晶体管外面的管脚调幅停止的。当CFR2 = 1时.该晶体管外面的引脚被激活。当晶体振荡器电路输出被激活，驱动该结晶外面的引脚、可以连通其他的装置到提出参考ence频率。该振荡器将适用结晶在 20 MHz至 30 MHz之间。CFR2闲置。CFR2基准钟放大器控制位这个5位字节控制该放大器大小在放大器（锁相环）区上时钟脉冲无法达到。正当的大小调幅十进制到20（0x04到0x14）。大小进入超过范围这个范围将支路放在放大器的时钟脉冲上。看该锁相环路（锁相环）截面适合于细节。CFR2压控振荡器距离调整控制这个控制用来控制该距离装定导通该压控振荡器。当 CFR2 = = 0（默认）时,该压控振荡器从事100 MHz到250 MHz。当 CFR2 = = 1时,该压控振荡器从事从 250 MHz到400 MHz。CFR2充电泵电流控制位用来控制充电泵电流运行。默认设置CFR2,安置充电泵电流到该缺省值的75A。分别控制增加（01、10、11）,25A的电流被增加给充电泵电流 100A、125A，和 150A。8.其他的寄存器描述振幅标度因子（ASF）ASF寄存器存储2位自动缓冲感光速度和14 位振幅标度因子用于输出模型键（OSK）。在自动OSK、ASF 说明OSK程序块的振幅作为增值或衰减量。 ASF工具极限大小可完成由OSK固有的乘积放大倍数。在人工的OSK方式中ASF 没有影响。ASF 提供输出比例系数。如果OSK启动结束,CFR1 = 0,这个寄存器对装置没有影响。振幅缓冲（ARR）ARR寄存器存储8位振幅缓变率被用于自动OSK方式。这个寄存器程序振幅比例系数的增值或衰减量的估计有多少。如果OSK用于手控方式，那么OSK 启动结束后,这个寄存器对装置没有影响。频率调节字0（FTW0）频率代码是一个32位控制寄存器，增长率在累加器DDS核心。它的具体作用取决于装置运行方式。相位偏移字（POW）相位偏移字是一个14位寄存器，存储一个相位偏移大小。这个偏移量被增加给相位输出,累加器累加偏移量输出信号的电流相位。相位偏移是由下面的公式计算本科毕业设计（论文）=（POW/2 14）3605.3工作模式单音模式（Single-Tone Mode ）在单音模式时，DDS用于单个代码。无论FTW0大小保存在提供给相位累加器。这个大小充其量不过是手控地变量,在记录以前完成一组新数值到FTW0且发送给I / O。通过相位偏移寄存器进行相位调整。5.4AD9951编程相位偏移控制14 位相位偏移（）可能被加到相位的输出功率用控制寄存器的方式进行累加。这个特点给用户提供了二种不同的方法进行相位调整。一个方法是静止相位调整,用固定相偏移量存入相位偏移寄存器且保持不变。导致输出信号相互抵消与标准信号有关。提供相位使DDS输出功率与一些外部信号相匹配。一种方法是相位调整是哪里,哪里就有规律地更改相位偏移寄存器，由I / O端口输出。由适当地变换相位偏移作为时间函数,用户可以实现调相的输出信号,然而I / O端口和频率在SYSCLK极限确定调相范围。AD9951考虑程序控制的连续性,相位的累加器和明确且自动输出零函数。各种特点是经由控制CFR1位得到的。CFR1可自动清除相位累加器位. CFR1明确相位累加器和保持其大小为零。连续清除位连续清除位只不过是静态控制信号，那时高电平有效,保持相位累加器在零点,适合于整体有源的定时。当电流太低、不起作用时,相位累加器使它起作用。清除和输出功能当安置时,自动清除相位累加器且在I / O不断改进。自动清除功能适合于后来的I / O不断改进直到适当的自动清除控制结束。模型振幅键控AD9951模型振幅键控功能提供用户控制上沿触发和间歇期的开关输出DAC。这些功能用于突发转移任务的数据减少失真频谱的影响,突变的脉冲基准线。信息系统支持自动和手控的模型振幅键控方式。自动方式产生线性比例系数以阻止资源由振幅缓变率（ARR）被外部管脚（OSK）控制的寄存器速度。手控方式提供用户直接地控制输出幅度由记录比例系数大小乘振幅比例系数（ASF）寄存器。模型振幅键控功能可能是支路（禁止）由清除OSK启动结束（CFR1 = 0）。此方式被2位控制函数寄存器（CFR）控制。CFR1由模型振幅键控启动位。当 CFR1安置时,输出功率标度函数有启动CFR1支路的功能。CFR1是固有的模型振幅键控有源位。当 CFR1安置时,固有的模型振幅键控方式是有源的；CFR1结束,外部模型振幅键控方式是有源的。CFR1不管模型振幅键控启动位（CFR1）是否结束。减低动力消耗情况是模型振幅键控禁止（CFR1 = 0）。图18表示OSK的方框图电路。自动模型振幅键控方式本科毕业设计（论文）CFR1和 CFR1调整时，自动模型振幅键控方式是有源的。当自动模型振幅键控方式启动时,单个比例系数在内产生乘法器输入适合于DDS计数输出功率（参见图18）。比例系数是14位输出计算器,上升下降值以决定8位输出缓冲寄存器的速度。如果比例系数不变,OSK引脚是高电平,反之OSK引脚是低电平。比例系数的大小由DDS输出0（十进制）和0x3FFF mul - tiplies DDS输出16383（十进制）决定。因为用户使用的振幅（14 位）必须有快速的缓变率,内部产生的比例系数长度是经由ASF 位控制。表6描述了上升下降的大小,内部产生比例系数通过ASF 位。特殊功能部件的这个方式是极限输出幅度提供包含于振幅比例因子寄存器极限。为用户提供的特征值小于满刻度。表6.自动比例系数固有的长度ASF（二进位的） 大小00 101 210 411 8OSK缓冲计数器OSK缓冲计数器是可装载减法计数器,产生的时钟信号来对抗产生固有的比例系数。缓冲计数器装着ASFR,计数范围为1（十进制）。这个负荷和递减计数器延续，只要计时器是启动的,在范围内就可计数为1,除非计时器不负荷。如果负荷OSK计时器位（CFR1）可以调整,那缓冲计数器是负荷在I / O不断改进或在范围特征值之上。计数器在负荷范围内可以由三种方法得到1。方法一,变量OSK输入引脚附近。当OSK输入引脚变量状态时、ASFR大小是存入缓变率计时器、然后正常着手递减计数。方法二,扫描比率计数器可以是在负荷范围计算,如果负荷OSK计数器位（CFR1）是变化的,那么I / O在输出前不断变化。上面介绍的方法其中扫描斜坡从自动模型振幅键控方式处出发到有源的自动模型振幅键控方式不起作用，比率计数器可以是负荷以前范围的计算；简而言之，那时描绘启动位正在调整。本科毕业设计（论文）图18.开关模型键、方框图外部模型振幅键控方式外部模型振幅键控方式通过记录 CFR1到逻辑1并记录CFR1到逻辑0从而启动。当配置适合于外部模型振幅键控时,ASFR变成比例系数适合于数据通路。比例系数是同时发生经I / O不断改进功能到 SYNC_CLK。同步；寄存器不断变化（I / O不断变化）功能SYNC_CLK和I / O不断变化基准线经AD9951对SYNC_CLK同步信号（供给外部地到那用户接通SYNC_CLK管脚）。I / O不断变化,模型接通上升沿的引脚SYNC_CLK。内部, SYSCLK是供应给4分频器到生产SYNC_CLK信号。SYNC_CLK信号前,用户先接通SYNC_CLK引脚。启动同步脉冲硬件时钟装置。这是推动任何外部硬件到获得它的定时SYNC_CLK. I / O不断改变信号和 SYNC_CLK内部缓冲区含量转换成控制寄存器的装置。综合SYNC_CLK和I / O不断改变引脚提供给用户,常数等待时间与 SYSCLK有关，并且保护相位连续性的模拟输出信号代码或相位偏移值。图19表明O不断变化且同步定时循环。记录同步逻辑1） O不断变化信号边缘被检测到产生单个上升沿时钟信号驱动寄存器组跳动。O不断变化信号没有约束当前方式,最低的接通时间O不断变化是SYNC_CLK时钟周期。2） O不断变化管脚是建立和保持在上升沿的SYNC_CLK和有零保持定时和4 ns准备时间。本科毕业设计（论文）图19.O同步方框图图20.O同步时序图同时并联发生AD9951存在三种可能得到的同步方式电路自动同步方式,软件控制手控同步方式，硬件控制手控同步方式。就一切情况而论，电路想同时发生两个或更多装置,必须注意以下下情况。本科毕业设计（论文）第一,全部的单位必须均分一个公共时钟来源追踪长度和路径阻抗电路是使保持设备输入格式的相延迟线,与接近支流时钟脉冲尽可能相配。第二,O信号不断变化上升沿必须是提供同步信号到全部的装置体系。最后,不管是同步方法使用，DV DD_IO供给应从3.3 V开始,尽管装置是同时发生AV DD和DV DD 1.8 V。在自动同步方式中，一个装置是作为控制；另一装置（美国）将要控制它。当合用配置方式时，从属设备必须自动地与它们的固有时钟脉冲同步，到SYNC_CLK输出信号主件。为了进入自动同步方式，调整从属设备的自动同步位（CFR1 = 1）。连接SYNC_IN输入（美国）到控制SYNC_CLK输出功率。从属设备必须连续不断地变化相位关系， SYNC_CLK直到它与SYNC_CLK输入同相，是SYNC_CLK主件。当起动同时发生装置通过SYSCLK,速度除 250 MSPS外，调整高速同步增强启动位（CFR2 = 1）。在软件手控同步方式中，电路推动装置推进SYNC_CLK上升沿SYSCLK（1 / 4 SYNC_CLK周期）。为了触发手控的同步方式，调整从属设备手控的软件（CFR1 = 1）。引脚（CFR1）将得到立即清除。为了提高 SYNC_CLK的上升沿脉冲长度误差时，这个位必须调整并联定时。在硬件手控同步方式中，SYNC_IN输入引脚是配置它必须从SYNC_CLK管脚中推进上升沿的SYNC_IN信号,每次装置检测一个上升沿。为了设计硬件手控同步方式，调整硬件手控同步位（CFR2 = 1）。不同的软件人员设计出的位不同，这个位工作非自我清除。启动硬件手控同步方式，前沿检测接通SYNC_IN输入必须使设计推进上升沿SYNC_CLK,由一个SYSCLK控制直到启动位结束（CFR2 = 0）。利用单个晶体管驱动并联AD9951时钟输入AD9951晶体振荡器输出信号接通结晶外面的引脚，启动结晶到驱动并联AD9951。为了芯片使AD9951并联运转，芯片外面的管脚AD9951利用外部芯片将连接到那REFCLK输入的另一个AD9951。芯片外面的引脚是不变的,直到CFR2位调整，启动输出功率。驱动芯片外面的引脚处于低电平，因此这个信号在驱动负荷以前将处于缓冲状态。5.5串行端口OPERATIONAD9951指令字节指定读写入操作和寄存器地址。串联的OPERATION接通