基于FPGA电子琴

江西理工大学应用科学学院江西理工大学应用科学学院 EDAEDA 课程设计报告课程设计报告 设计题目 设计题目 设设 计计 者 者 学学 号 号 班班 级 级 完成时间 完成时间 设计报告设计报告用户板用户板软件设计软件设计 格式格式 1010 内容内容 1010 检测检测 5 5 绘图绘图 1515 程序程序 1010 调试情况调试情况 1010 答答 辩辩 2020 平平 时时 2020 总总 评评 1 摘要摘要 文中介绍了电子琴系统的整体设计 并基于超高速硬件描述语言 VHDL 在 Xilinx 公司的 Spartan 系列的 2sc200PQ208 5 芯片上编程实现 电子琴系统的设计包含四个模块 分别是控制输入电路 FPGA 显示电路和扬声器电路 其中 FPGA 模块的设计是整个电子琴系统设计的核心内容 四个模块的有机组合完成了电子 琴自动演奏的功能 文中还详细介绍了 FPGA 功能模块的原理及其工作时序仿真图 本产品 的特点是成本较低 性能稳定 精度高 有一定的开发价值 DesignDesign ofof Electronics orgonElectronics orgon systemsystem basedbased onon FPGAFPGA Abstract Abstract It will introduce the integrate design electronics orgon system based on FPGA The design will be achieved in the 2sc200 5pq208 chipof Xilinx corporation with the VHDL Very High speed Description Language The design of Electronics orgon System consist of 4 parts they are control input circuit FPGA display circuit and speaker circuit The program design of FPGA is the core of the system design Four parts combined to achieve the automatic play electronics orgon system the article illuminates the detail of the basic law of FPGA module and it s working timing characteristics Since the most specialty of the product is it s low cost high precision it s worth developing Keyword Keyword FPGA VHDL Electronics orgon system Automatic play 2 目目 录录 摘要摘要 1 目录目录 2 第一章第一章 系统设计系统设计 4 第一节第一节 设计要求 1 1 基本部分 1 2 发挥部分 第二节第二节 设计思路 整体设计方案 3 13 1 方案一 3 23 2 方案二 3 3 方案三 第四节第四节 比较方案 第二章第二章 FPGAFPGA 简介简介 6 6 第一节第一节 FPGA 背景 第二节第二节FPGA 的基本原理 2 1 MHZ generator 模块的原理 2 2 NoteTabs模块的原理 2 3ToneTaba模块的原理 2 4 Speakera模块的原理 3 第三节第三节 FPGA 的基本特点 第四节第四节 FPGA 基本结构 第三章第三章 单元电路设计单元电路设计 10 第一节第一节 顶层模块 top 的设计 第二节第二节 自动演奏模块 automusic 的设计 第三节第三节 音调发生模块 tone 的设计 第四节第四节 数控分频模块 speaker 的设计 第四章第四章 PS2PS2 键盘控制电子琴程序键盘控制电子琴程序 第一节第一节 VHDL 语言简介 12 第二节第二节 软件设计 第五章第五章 总结心得总结心得 1313 第六章第六章 参考文献参考文献 14 第七章第七章 附录附录 15 4 第一章第一章 系统设计系统设计 第一节第一节 设计要求设计要求 1 1 基本部分 设计一八音电子琴 由键盘输入来控制其对应的音响 1 2 发挥部分 设计一乐曲自动演奏器 由用户自己编制乐曲存入电子琴 电子琴可以完成自动演 奏的功能 第二节第二节 设计思路设计思路 通过可编程逻辑器件 PLD 和 VHDL 硬件描述引言来实现电子琴的基本部分和发 挥部分的设计 对于基本部分 设计的主体是数控分频器 对输入的频率进行分频 得到 各个音阶对应的频率最为输出 对于发挥部分 则在原设计的基础上 增加一个乐曲存储 模块 代替了键盘输入 产生节拍控制 index 数据存留时间 和音阶选择信号 即在此模 块中可存放一个乐曲曲谱真值表 由一个计数器来控制此真值表的输出 而由此计数器的 计数时钟信号作为乐曲节拍控制信号 从而可以设计出一个纯硬件的乐曲自动演奏电路 通过可编程逻辑器件 PLD 和 VHDL 硬件描述引言来实现电子琴的基本部分和发 挥部分的设计 对于基本部分 设计的主体是数控分频器 对输入的频率进行分频 得到 各个音阶对应的频率最为输出 对于发挥部分 则在原设计的基础上 增加一个乐曲存储 模块 代替了键盘输入 产生节拍控制 index 数据存留时间 和音阶选择信号 即在此模 块中可存放一个乐曲曲谱真值表 由一个计数器来控制此真值表的输出 而由此计数器的 计数时钟信号作为乐曲节拍控制信号 从而可以设计出一个纯硬件的乐曲自动演奏电路 第三节第三节 整体设计方案整体设计方案 3 13 1 方案一方案一 采用数字逻辑电路制作 用 IC 拼凑焊接实现 这种电路很直观 简单方便 但应用 数字逻辑电路制作的话 使用的器件较多 连接复杂 体积大 功耗大 电路中焊点和线 路较多会 使成品的稳定度和精度大大降低 3 23 2 方案二方案二 采用现场可编程逻辑器件 FPGA 制作 利用 EDA 软件中的 VHDL 硬件描述语言编程进 行控制 然后烧制实现 采用 FPGA 来设计的原理图如图 1 1 所示 它由控制输入电路 FPGA 显示电路和扬声器电路组成 5 图 1 1 采用 FPGA 设计的电子琴原理方框图 控制输入电路主要是为用户设计的 起到一个输入控制的作用 FPGA 是现场可编程逻辑 器件 也是本设计方案的核心内容 它是实现电子琴运作的主要控制模块 由设计者把编好的 VHDL 程序烧制到现场可编程逻辑器件 FPGA 中 然后通过控制输入电路把乐谱输入到 FPGA 产生不同的频率驱动扬声器 发出不同的乐谱 同时也把发出的乐谱符号通过显示器输出 3 33 3 方案三方案三 单片机现在已经达到很成熟的阶段了 它的应用也十分广泛 采用单片机来实现电子琴 它的原理方框图与用 FPGA 来实现的原理方框图类似 如图 1 2 所示 图 1 2 采用单片机实现电子琴的原理方框图 图 1 1 和图 1 2 的基本原理都相同 唯一不同的是一个是用 FPGA 来制作一个是用单 片机来实现 采用单片机来实现电子琴 主要的核心是单片机的设计 第四节第四节 比较方案比较方案 对于电子琴的设计 三个方案均可以实现 但是第一个方案中采用的是数字逻辑电路来制 作 该电路硬件所需的器材多 体积庞大 比较复杂 而且精度和稳定度都不是很高 第二个方 案采用的是现场可编程逻辑器件来实现 它的优点是所有电路集成在一块芯片上 此方案 所需的外围电路简单 这样它的体积就减少了 同时还提高了系统的稳定度 还可以用 Modelsim XE 5 3d 软件进行仿真和调试等 设计人员可以充分利用 VHDL 硬件描述语言方 便的编程 提高开发效率 缩短研发周期 降低研发成本 而且易于进行功能的扩展 实 现方法灵活 调试方便 修改容易 方案三也有它的优点 但同时也存在缺点 它对设计者的 要求比较高 设计者对软硬件必须十分熟悉 和方案二来比它的实验仿真没有方案二简单直 观 调试也有一定的难度 在外界环境相同的条件下 方案三设计出来的产品精度和稳定度要 控制输入电路FPGA显示电路 扬声电路 控制输入电路MCU 单片机 显示电路 扬声器电路 6 比方案二稍微差一些 因此 电子琴的设计我们选择方案二来实现 第二章第二章 FPGA 简介简介 第第一一节节 FPGA 背背景景 目前以硬件描述语言 Verilog 或 VHDL 所完成的电路设计 可以经 过简 单的综合与布局 快速的烧录至 FPGA 上进行测试 是现代 IC 设计验证 的技术主流 这些可编辑元件可以被用来实现一些基本的逻辑门电路 比 如 AND OR XOR NOT 或者更复杂一些的组合功能比如解码器或数学方程 式 在大多数的 FPGA 里面 这些可编辑的元件里也包含记忆元件例如 触发 器 Flip flop 或者其他更加完整的记忆块 系统设计师 可以根据需要通过可编辑的连接把FPGA 内部的逻辑块连接 起来 就好像一个电路试验板被放在了一个 芯片里 一个出厂后的成品 FPGA 的逻辑块和连接可以按照设计者而改变 所以FPGA 可以完成所需要 的逻辑功能 FPGA 一般来说比 ASIC 专用集成芯片 的速度要慢 无法完成复杂的 设计 而且消耗更多的电能 但是他们也有很多的优点比如可以快速成品 可以被修改来改正程序中的错误和更便宜的造价 厂商也可能会提供便宜的 但是编辑能力差的 FPGA 因为这些芯片有比较差的可编辑能力 所以这些 设计的开发是在普通的 FPGA 上完成的 然后将设计转移到一个类似于 ASIC 的芯片上 另外一种方法是用 CPLD 复杂可编程逻辑器件 备 第二节第二节 FPGA 的基本原理的基本原理 2 12 1 MHZ generatorMHZ generator 模块的原理模块的原理 分频器的输入是一个标准时钟频率 输出是每秒 12MHZ 的频率和 8HZ 的频率 其内部实 7 际是一个计数器 根据所需要的要求进行不同的分频设计 本程序中已知标准频率为 32MHZ 要得到 12MHZ 和 8HZ 的频率 通过计算我们可以确定它的分频系数 MHZ generator 模块的工作时序仿真图 略 它的程序见附录 2 22 2 NoteTabsNoteTabs 模块的原理模块的原理 NoteTabs 模块其实就是一个乐谱预置器 可设置电子琴演奏的乐谱 原理很简单即来一 个脉冲输出一个已设置好的乐谱 假定预先设计的乐谱为 3 3 3 5 5 5 6 2 1 1 3 3 3 3 3 3 它的输出工作时序仿真图如图 2 2 所示 程序见附录 图 2 2 NoteTabs 模块的工作原理仿真图 2 32 3 ToneTabaToneTaba 模块的原理模块的原理 ToneTaba 模块是一个音阶发生器 实质是译码电路 控制音调的预置数 乐谱信号是该 模块的敏感信号 输入的每一个乐谱都将被译成与之相对映的频率从 Tone 端口输出去控制 Speakera 模块 让 Speakera 模块发出不同的音调 ToneTaba 模块在将乐谱译成相映的频率 的同时会将乐谱的符号从 codel 输出到显示部分 并判断乐谱是高音还是低音 再从 highl 端口输出去显示 在 ToneTaba 模块的设计中 tone 的计算很重要 tone 是根据产生该音阶频 率所对应的分频比获得的 此值是通过查表和计算所到 查表我们可以知道每个乐谱符号的 频率 然后计算出要得到该乐谱的频率所需的分频系数 例如音符 1 的发音 通过查表得 它的频率是 785HZ 左右 我们要计算 tone 的值可由公式 音符频率 振荡频率 16 7FF tone 的值 振荡频率是经过分频之后得到的 在此是 1MHZ 由公式可计算出 tone 的值为 773 为了进一步了解 ToneTaba 模块的工作原理 可假定一些参数进行仿真 设它的输入乐谱为 3 3 3 3 5 5 5 2 1 1 3 12 15 3 则 ToneTaba 模块的工作时序仿真图如图 2 3 所示 程序见附录 图 2 3 ToneTaba 模块的工作时序仿真图 8 2 42 4 SpeakeraSpeakera 模块的原理模块的原理 模块 Speakera 中的主要电路是一个数控分频器 它由一个初值可预置的加法计数器和两 个分频器构成 数控分频器的功能就是当输入端给定不同的输入时 将对输入的时钟信号有 不同的分频比 Speakera 模块中的数控分频器就是用计数值可并行预置的加法计数器设计 完成的 方法是将计数溢出位与预置数加载输入信号相接即可 当模块 Speakera 由端口 tone 获得一个十进制数后 将以此值为计数器的预置数 对端口 CLK12MHZ 输入的频率进行 分频 之后将输出再进行 2 分频 将脉冲展宽 以使扬声器有足够功率发音 最后由 SPKOUT 向扬声器输出发声 Speakera 模块的工作时序仿真图如图 2 4 所示 程序见附录 注 为了 能清晰的看到输入与输出的关系 第一次分频系数设的是 2 第二次分频系数设的是 5 第三 次是 2 图 2 4 Speakera 模块的工作时序仿真图 第第三三节节 F FP PG GA A的的基基本本特特点点 1 采用FPGA设计ASIC电路 专用集成电路 用户不需要投片生产 就 能得到合用的芯片 2 FPGA可做其它全定制或半定制 ASIC电路的中试样片 3 FPGA内部有丰富的触发器和 I O引脚 4 FPGA是ASIC电路中设计周期最短 开发费用最低 风险最小的器件 之一 5 FPGA采用高速CHMOS工艺 功耗低 可以与 CMOS TTL电平兼容 可以说 FPGA芯片是小批量系统提高系统集成度 可靠性的最佳选择之 一 FPGA是由存放在片内 RAM中的程序来设置其工作状态的 因此 工作时 需要对片内的 RAM进行编程 用户可以根据不同的配置模式 采用不同的编 程方式 加电时 FPGA 芯片将 EPROM 中数据读入片内编程 RAM 中 配置完成后 FPGA 进入工作状态 掉电后 FPGA 恢复成白片 内 部逻辑关系消失 因此 FPGA 能够反复使用 FPGA 的编程无须专用的 9 FPGA 编程器 只须用通用的 EPROM PROM 编程器即可 当需要修改 FPGA 功能时 只需换一片 EPROM 即可 这样 同一片 FPGA 不同的编程数据 可以产生不同的电路功能 因此 FPGA 的使用非常灵活 第四节第四节 FPGA 基本结构基本结构 FPGA 具有掩膜可编程门阵列的通用结构 它由逻辑功能块排成阵列组成 并 由可编程的互连资源连接这些逻辑功能块来实现不同的设计 下面以 Xilinx 公司的 FPGA 为例 分析其结构特点 FPGA 一般由三种可编程电路和一个用于存放编程数据的静态存储器 SRAM 组 成 这三种可编程电路是 可编程逻辑块 Configurable Logic Block CLB 输入 输出模块 I O Block IOB 和互连资源 Interconnect Resource IR FPGA 的基本结构如图 1 19 所示 可编程逻辑块 CLB 是实现逻辑功能的基本 单元 它们通常规则地排列成一个阵列 散布于整个芯片 可编程输入 输出模 块 IOB 主要完成芯片上的逻辑与外部封装脚的接口 它通常排列在芯片的四周 可编程互连资源 IR 包括各种长度的连线线段和一些可编程连接开关 它们将 各个 CLB 之间或 CLB IOB 之间以及 IOB 之间连接起来 构成特定功能的电 路 FPGA 的功能由逻辑结构的配置数据决定 工作时 这些配置数据存放在片内 的 SRAM 或熔丝图上 基于 SRAM 的 FPGA 器件 在工作前需要从芯片外部 加载配置数据 配置数据可以存储在片外的 EPROM 或其他存储体上 用户可 以控制加载过程 在现场修改器件的逻辑功能 即所谓的现场编程 10 第三章第三章 单元电路设计单元电路设计 第一节第一节 顶层模块顶层模块 top 的设计的设计 VHDL 采用的是自顶向下的设计方式 顶层模块由乐曲自动演奏 automusic 音调 发生器 tone 和数控分频器 speaker 三个模块组成 图 2 1 1 即是顶层设计原理图 其 中乐曲演奏部分又包括了键盘编码 设置一个自动演奏 键盘输入切换 auto 即当 auto 0 时 选择自动演奏音乐存储器里面的乐曲 auto 1 时 选择由键盘输入的信号 再对其 进行编码 输出的都是八位二进制数 对应音调发生器的输入 图 2 1 1 顶层设计原理图 第二节 自动演奏模块 automusic 的设计 为了实现扩展部分的设计 便需要多加上一个音乐存储模块 该模块的作用是产生 8 位发声控制输入 index auto 为 0 或 1 时可以选择自动演奏或者键盘输入 如果 auto 为 0 则而由存储在此模块中的 8 位二进制数来作为发声控制输入 由此便可自动演奏乐曲 此模块的 VHDL 语言中包括两个进程 首先是对基准脉冲进行分频得到 4Hz 的脉冲 作为 第二个进程的时钟信号 它的目的是控制每个音阶之间的停顿时间 此处便是 1 4 0 25s 第二个进程是音乐的存储 可根据需要编写不同的乐曲 11 第三节 音调发生器 tone 模块的设计 音调发生器的作用是产生获得音阶的分频预置值 当 8 位发声控制输入 index 中的 某一位为高电平时 则对应某一音阶的数值将以端口 tone 输出 作为获得该音阶的分频预 置值 该值作为数控分频器的输入 来对 4MHz 的脉冲进行分频 由此得到每个音阶相应 的频率 例如输入 index 即对应的按键是 2 产生的分频系数便是 6809 由 code 输出 对应该音阶简谱的显示数码 由 high 输出指示音阶高 8 度的显示 低电平有效 第四节 数控分频模块 speaker 的设计 数控分频模块的目的是对基准脉冲分频 得到 1 2 3 4 5 6 7 七个音符对应频率 该 模块的 VHDL 描述中包含了三个进程 首先对 32MHz 的基准脉冲进行分频得到 8MHz 的 脉冲 然后按照 tone1 输入的分频系数对 4MHz 的脉冲再次分频 得到的便是所需要的频 率 而第三个进程的作用是在音调输出时再进行二分频 将脉冲展宽 以使扬声器有足够 功率发音 第四章第四章 PS2 键盘控制电子琴程序键盘控制电子琴程序 第一节 VHDL 硬件描述语言简介 PLD 的软件已发展得相当完善 利用 VHDL 硬件描述语言来实现程序的编制 这样硬件 的功能描述可以完全在软件上实现 VHDL 是用于逻辑设计的硬件描述语言 成为 IEEE 标 准 它作为描述硬件电路的语言 有以下特点 1 VHDL 的宽范围描述能力使它成为高层次设计的核心 将设计人员的工作重心 提高到了系统功能的实现与调试 而花较少的精力于物理实现 2 VHDL 可以用简洁明 确的代码描述来进行复杂控制逻辑的设计 灵活且方便 而且也便于设计结果的交流 保 存和重用 3 VHDL 的设计不依赖于特定的器件 同一个 HDL 原码可以综合成 FPGA 或 ASIC 方便了工艺的转换 4 VHDL 是一个标准语言 为众多的 EDA 厂商支持 而且设计出来的电路大多数 并行运行 因此移植性好且速度快 采用 VHDL 语言设计复杂数字电路的方法具有很多优 点 其语言的设计技术齐全 方法灵活 支持广泛 它可以支持自顶向下 Top Down 和 12 基于库 Library Based 的设计方法 而且还支持同步电路 异步电路 FPGA 以及其他 随机电路的设计 其范围很广 语言的语法比较严格 给阅读和使用都带来了极大的好处 第二节 软件设计 本设计采用 Xilinx 公司的 EDA 软件系统 Foundation Series ISE 4 2i 来完成 采用自顶 向下的设计方法 图 3 2 1 为其软件流程图 软件设计采用结构化程序设计方法 功能模块各自独立 实际上在设计中将键盘输入 和乐曲存储放在了一个自动演奏模块中 软件设计的核心部分是数控分频器 键盘输入和 乐曲储存都是提供给它相应的分频比 对输入的基准时钟进行多次分频 最终输出的就是 想得到的音阶的频率 VHDL 描述语言和仿真图详见附录 13 14 第五章第五章 结论结论 本设计利用硬件描述语言 VHDL 实现了电子琴的自动演奏和键盘输入发音的简易功能 经过编程 综合 仿真 下载 调试 电路板制作 最终做出成品 测试情况良好 能够 准确实现音阶的发音功能 可根据需要更改程序从而实现不同乐曲的存储 在设计过程 由于对音乐知识不够熟悉 所以没有实现电子琴那么完美的音乐 在本系统设计调试过程 中 软件和硬件都出现了一些小错误 例如在焊接电路时 由于不够细心 把 FPG 的插槽 错焊成排针 在软硬件结合调试时 自动弹奏音乐出现了噪音现象 经过仔细检查所有程 序 发现了问题出现在分频模块的编写上 最终把这问题解决了 15 第六章第六章 参考文献参考文献 1 潘松 黄继业 EDA技术与VHDL M 北京 清华大学2004 1 2 347 29 2 潘松 黄继业 EDA 技术实用教程 第三版 M 北京 科学出版社 2006 3 求是科技编著 PLD FPGA 应用开发技术与工程实践 M 北京 人们邮电出版社 2005 4 黄正谨 徐坚 章小丽等 CPLD 系统设计技术入门与应用 M 北京 电子工业出版 社 2002 1 第七章第七章 附录附录 与利用微处理器 CPU 或 MCU 来实现乐曲演奏相比 以纯硬件完成乐曲演奏电路的逻辑 要复杂得多 如果不借助于功能强大的 EDA 工具和硬件描述语言 仅凭传统的数字逻辑技 术 即使最简单的演奏电路也难以实现 如何使用 EDA 工具设计电子系统是人们普遍关心 的问题 本设计在美国 ALTERA 公司 MAX plus 的 EDA 软件平台上 使用层次化设计方 法 实现了乐曲发生器的设计 乐曲选取 梁祝 中化蝶部分 其简谱如图 1 所示 1 系统结构描述 1 本设计完全用 VHDL 语言实现的 主系统由顶层文件 SONGER VHD 和三个底层模块组成 有 TONETABA VHD NOTETABS VHD 和 SPCAKERA VHD 2 源代码 1 顶层文件顶层文件 1 SONGER VHD 顶层文件 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL 16 ENTITY SONGER IS PORT CLK12MHZ IN STD LOGIC CLK8HZ IN STD LOGIC CODE1 OUT INTEGER RANGE 0 TO 15 HIGH1 OUT STD LOGIC SPKOUT OUT STD LOGIC END ENTITY SONGER ARCHITECTURE one OF SONGER IS COMPONENT NOTETABS PORT CLK IN STD LOGIC TONEINDEX OUT INTEGER RANGE 0 TO 15 END COMPONENT COMPONENT TONETABA PORT INDEX IN INTEGER RANGE 0 TO 15 CODE OUT INTEGER RANGE 0 TO 15 HIGH OUT STD LOGIC TONE OUT INTEGER RANGE 0 TO 16 7FF END COMPONENT COMPONENT SPEAKERA PORT CLK IN STD LOGIC TONE IN INTEGER RANGE 0 TO 16 7FF SPKS OUT STD LOGIC END COMPONENT SIGNAL TONE INTEGER RANGE 0 TO 16 7FF SIGNAL TONEINDEX INTEGER RANGE 0 TO 15 BEGIN U1 NOTETABS PORT MAP CLK CLK8HZ TONEINDEX TONEINDEX U2 TONETABA PORT MAP INDEX TONEINDEX TONE TONE CODE CODE1 HIGH HIGH1 U3 SPEAKERA PORT MAP CLK CLK12MHZ TONE TONE SPKS SPKOUT END 2 底层文件底层文件 1 TONETABA VHD 用来查询音调频率 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY TONETABA IS PORT INDEX IN INTEGER RANGE 0 TO 15 CODE OUT INTEGER RANGE 0 TO 15 定义错的输出引脚 HIGH OUT STD LOGIC 定义 high 输出引脚 17 TONE OUT INTEGER RANGE 0 TO 16 7FF 定义 tone 输出引脚 END TONETABA ARCHITECTURE one OF TONETABA IS BEGIN SEARCH PROCESS INDEX BEGIN CASE INDEX IS 此项用来检索音调的频率 高八度和低八度 共十六个音符 WHEN 0 TONE 2047 CODE 0 HIGHTONE 773 CODE 1 HIGHTONE 912 CODE 2 HIGHTONE 1036 CODE 3 HIGHTONE 1116 CODE 4 HIGHTONE 1197 CODE 5 HIGHTONE 1290 CODE 6 HIGHTONE 1372 CODE 7 HIGHTONE 1410 CODE 1 HIGHTONE 1480 CODE 2 HIGHTONE 1542 CODE 3 HIGHTONE 1590 CODE 4 HIGHTONE 1622 CODE 5 HIGHTONE 1668 CODE 6 HIGHTONE 1692 CODE 7 HIGHTONE 1728 CODE 1 HIGH NULL END CASE END PROCESS END 2 SPEAKERA VHD 用来分频 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY SPEAKERA IS PORT CLK IN STD LOGIC TONE IN INTEGER RANGE 0 TO 16 7FF SPKS OUT STD LOGIC END SPEAKERA ARCHITECTURE behav OF SPEAKERA IS SIGNAL PRECLK FULLSPKS STD LOGIC BEGIN DIVIDECLK PROCESS CLK VARIABLE COUNT4 INTEGER RANGE 0 TO 15 BEGIN PRECLK11 THEN PRECLK 1 COUNT4 0 18 ELSIF CLK EVENT AND CLK 1 THEN COUNT4 COUNT4 1 END IF END PROCESS GENSPKS PROCESS PRECLK TONE VARIABLE COUNT11 INTEGER RANGE 0 TO 16 7FF BEGIN IF PRECLK EVENT AND PRECLK 1 THEN IF COUNT11 16 7FF THEN COUNT11 TONE FULLSPKS 1 ELSE COUNT11 COUNT11 1 FULLSPKS 0 END IF END IF END PROCESS DELAYSPKS PROCESS FULLSPKS VARIABLE COUNT2 STD LOGIC BEGIN IF FULLSPKS EVENT AND FULLSPKS 1 THEN COUNT2 NOT COUNT2 IF COUNT2 1 THEN SPKS 1 ELSE SPKS 0 END IF END IF END PROCESS END behav 3 NOTETAB VHD 用来存谱 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY NOTETABS IS PORT CLK IN STD LOGIC TONEINDEX OUT INTEGER RANGE 0 TO 15 END NOTETABS ARCHITECTURE one OF NOTETABS IS SIGNAL COUNTER INTEGER RANGE 0 TO 138 BEGIN CNT8 PROCESS CLK BEGIN IF COUNTER 39 THEN COUNTER 0 ELSIF CLK EVENT AND CLK 1 THEN COUNTERtoneindextoneindextoneindextoneindextoneindextoneindextoneindextoneindextoneindextoneindextoneindextoneindextoneindextoneinde