数字逻辑实验、知识点总结

1 数字逻辑实验报告 总结 专业班级 计算机科学与技术 3 班 学号 41112115 姓名 华葱 一 实验目的 1 熟悉电子集成实验箱的基本结构和基本操作 2 通过实验进一步熟悉各种常用 SSI 块和 MSI 块的结构 各管 脚功能 工作原理连接方法 3 通过实验进一步理解 MSI 块的各输入使能 输出使能的作用 存在的必要性 4 通过实验明确数字逻辑这门课程在计算机专业众多课程中所 处的位置 进一步明确学习计算机软硬件学习的主线思路 以及它们之间的关系学会正确学习硬件知识的方法 二 实验器材 1 集成电路实验箱 2 导线若干 3 14 插脚 16 插脚拓展板 4 各种必要的 SSI 块和 MSI 块 三 各次实验过程 内容简述 一 第一次实验 利用 SSI 块中的门电路设计一个二进制一位半 加器 1 实验原理 根据两个一位二进制数 x y 相加的和与进 位的真值表 可得 和 sum x 异或 y 进位 Cout x y 相应电路 2 Sum Cout 2 实验内容 a 按电路图连接事物 检查连接无误后开启电源 b 进行测试 令 看输出位 sum 和 Cout的变化情况 c 如果输出位的变化情况与真值表所述的真值相应 则达到实验目的 二 第二次实验 全加器 74LS138 译码器 74LS148 编码器 74LS85 比较器的测试 使用 思考各个输入 输出使能端 的作用 1 实验原理 a 全加器 i 实验原理 在半加器的基础上除了要考虑当前两个二进制为相加 结果 还要考虑低位 前一位 对这一位的进位问题 由于进位与当前位的运算关系仍然是和的关系 所以 新引入的低位进位端 Cin应当与当前和 sum 再取异或 而得到真正的和 Sum 而进位位 Cout的产生有三种情 况 也就是说 当 x y Cin中当且仅当其中的两个数为 1 另一个数 1 x y 3 为 0 的时候 Cout 1 因此 Cout xy xCin yCin得电路图 也可以列出关于 Cin的真值表 利用卡诺图求解 Cin 的函数表达式 ii 实验内容 进行测试 穷举的 8 中指 派作为测试 重点测试 这三种情况 iii 如果输出位的变化情况与真值表所述的真值相应 则达到实验目的 b 74LS138 译码器 i 实验原理 译码器是一个能够将一串序列号 我个 人理解为地址 所对应的有序编号 按照某种认为 约定 进行表达的电子逻辑器件 74LS138 译码器 是译码器的一种 它能够将一个与十进制整数值等 值的二进制序列翻译为相应的十进制值 将信号输 1 1 1 x y Cin Sum Cout 4 出在相应的数据线上 原理 每一个一位 0 7 十进制值 Yi都对应一个三位二进制序列的表达 也就对应一个极小项 mi 即 Yi mi 则可根据 mi对 应的三个输入变量组合设计门电路 例如 Y5 m5 ABC 将这 8 个十进制值都做这样的门电 路设计 在进行相应的封装 集成 就形成了这种 3 8 译码器 其外部逻辑状态如图所示 ii 实验内容 按要求连接电路 将使能端按 连接使译码器使能 将三个 输入端按 A B C 组成的极小项 mi 0 i 7 测试译码器 观察各个输出端 Yi是否正确 输出 如果能 则达到实验目的 iii 思考 G1 G2A G2B作用 1 G1的作用 G1在 3 8 译码器中起开启 封锁各与 门的作用 它的存在决定了该 3 8 译码器芯片 是否工作 因此如果需要拓展译码输入的位数 由 3 位到多位 则需要利用该使能端 如 若 Y0 G1 Y1 G2A Y2 G2B Y3 Y4 A Y5 B Y6 C Y7 74LS138 5 需要设计一个 4 线 16 线译码器 则可用最高位 N3控制 G1 因为如果 N3为 0 则表明输入实际 上是 3 位二进制 译码只许一块 3 8 译码器 但如果 N3为 1 则表明输入为 4 位二进制 则需 要开启第二块 74LS138 工作 因此可以通过 N3的值驱动第二块 74LS138 所以 N3可以接到 第二块 74LS138 的 G1端 2 G2A的作用 如 1 所述 当 N3的值为 1 N3 N2N1N0所对应的十进制大于 7 了 则第二块 74LS138 需要启用 但由于 Yi的 i 7 因此第一 块 74LS138 不再有译码输出 因此第一块 74LS138 需要被封锁 这如果用第一块 74LS138 的 G1来控制 这将会破坏译码器器件 使能输入的一致性 标准性 影响将来进一步 的级联拓展 这将在 3 中具体说明 G2A的存 在就解决了这个问题 N3可以通过 G2A来控制 第一块 74LS138 的工作状态 而不影响整个 4 线 16 线译码器的使能 3 G2B的作用 考虑到整个 4 线 16 线译码器的使 能控制以及译码器器件输入使能的一致性 即 人们希望设计出来的 4 线 16 线译码器能够像 74LS138 一样具有三个使能端 第一个高有效 6 第二 三两个低有效 这样可以方便进一步的 级联扩展 则有必要存在一个低有效使能端作 为整个 4 16 译码器的第一个低有效使能端 而 3 8 译码器的 G1和 G2A已被占用 不能承担此 项工作 这就是 G2B存在的意义 4 其实根据我个人的理解 G1 G2A G2B存在的意 义并不是为方便级联拓展 因为级联的含义是 前一个译码器的输出作为后一个译码器的输入 它解决的是 n 线 8n 1 线 n 为 3 的倍数 译码器 设计 而 4 16 译码器 具体电路如图所示 的 结构并不是两个 74LS138 级联 而是并联 Y0 G1 Y1 G2A Y2 G2B Y3 Y4 A Y5 B Y6 C Y7 74LS138 Y0 G1 Y1 G2A Y2 G2B Y3 Y4 A Y5 B Y6 C Y7 74LS138 5V N0 N1 N2 N3 EN DEC0 DEC1 DEC11 DEC10 DEC9 DEC8 DEC7 DEC6 DEC5 DEC4 DEC3 DEC2 DEC15 DEC14 DEC13 DEC12 第一块 第二块 7 注 由于我对译码器的级联比较熟悉 而对译码器的并联较为生 疏 因此我在此只做译码器并联的复习 级联的问题省略 c 74LS148 编码器 i 实验原理 当译码器的输出端数量小于输入端数量的 时候 译码器就成为了编码器 按照我的理解 我认为 编码器的工作于译码器的工作互逆 如前所述 译码器 是将一个十进制整数对应的二进制翻译到对应以这个十 进制为下标的数据线上 而编码器的工作机制则相反 它能够通过判断哪根数据线上有数据信号 则将其还原 为数据线下标十进制值对应的二进制代码 并将其结果 输出 如果将一个 74LS138 的 8 个输入端分别接到一 个 74LS148 对应的 8 个输入端 构成一个组合电路 并让它正常工作 那么输入的三位二进制数将先被翻译 成相应数据线上的内容 再输入到编码器里面又编码回 对应的三位二进制数 即输入什么将输出什么 相当于 什么都没有做 因此我认为编码器工作原理与译码器工 作原理互逆 其外部逻辑状态为 74LS148 EI I7 I6 I5 A2 I4 A1 I3 A0 I2 I1 GS I0 EO 8 ii 实验内容 在每一个 Ii 0 i 7 对应的管脚上先 后分别输入信号 观察 A2A1A0的输出信号变化 如果 输出对应的二进制值与 i 相等则达到实验目的 iii 思考 编码器为什么要有优先权 两个输出使能 GS 和 EO 的存在有什么意义 经过测试 同时在编码器的多个输入管脚 Ii上送入信 号 输出信号的值总是与下标 i 最大的 Ii数据线对应 的值相等 即其输入到其他下标较小的管脚中的信号 没有被编码 产生这个现象的原因就在于编码器的编 码存在优先权 反过来想 如果编码器没有优先权 那么当多个数据输入到编码器中 则编码器无法判断 输入的数据究竟哪一个该编码 进而导致输出错误 因此 编码需要考虑优先权 应用 医院里的病房都 分一般病房和重症监护室 由于重症监护室的病人更 需要时时关注 那么当同时有两个求助信号从病房送 到护士站的时候 如果其中一个信号来自一般病房 另一个来自重症监护室 在护士站受到的信号应是来 自重症监护室的求助信号 而那个一般病房的信号将 由于优先权低于重症监护室的信号而被 忽略 另外 编码器还可用作数据寻址 将一个数据信号翻译为其 9 对应的地址 在计算机内部的数据总线上 挂有若干 的外部设备 当外部设备需要进行某种工作时 都要 向 CPU 发送请求 这个请求将对应一个地址 使得 CPU 在该地址取相应的指令来授权该外部设备工作 当同一时刻有多个外部设备向 CPU 发送请求时 由于 编码器具有优先权选择性 CPU 将选择对应编码优先 权最高的外部设备做授权工作 这样就不会由于若干 的外部设备共享一根数据总线 发送求的时候产生混 乱 输出使能 EO 的作用 与译码器类似 EO 用作级联扩 展 当第一块 74LS148 的输入全部无效时 也就是需 要编码的信号 Ii中 i 大于 7 也就是在下一块 74LS148 的某个输入管脚 此时第一块 74LS148 的 EO 为有效 输出 而第二块需要开启工作 因此应把第一块 74LS148 的 EO 接到第二块 74LS148 的 EI 上 与 74LS138 类似 它能解决 8n 1 线 n 线 n 为 3 的倍数 的编码器设计问题 输出使能 GS 的作用 此问题仍然与译码器类似 GS 不是供 74LS148 级联的而是供它并联 解决 8n 1 线 n 线 n 不是 3 的倍数 编码器的设计问题 比如设计一个 16 线 4 线编码器 下面就 16 线 4 线编码器的设计谈 一谈我的收获 16 线输入的编码器与 74LS148 的区别 10 在于它需要编码的信号不一定在 I0 I7中 还有可能在 I8 I15中 就此需要分类讨论 当需要编码的信息落在 I0 I7范围内 也就是编码后的四位二进制结果最高位 A3为 0 那么第一块 74LS148 一定要使能 而 74LS148 没必要开启 当需要编码的信息落在 I8 I15也 就是编码后的四位二进制结果最高位 A3为 1 而编码 结果的后三位由第一块 74LS148 的输出端 A2A1A0输 出 综上所述 编码结果的最高位为 0 时 也就是 Ii 的 i 小于 7 时 第二块 74LS148 不工作 而编码结果 的最高位 A3为 1 时 也就是 Ii的 i 大于 7 时 输入信 号从第二块 74LS148 的相应管脚输入 第一块 74LS148 的所有输入均无效 其 EO 有效输出 因此 第二块 74LS148 必须要工作 而能够标志这种输入范 围和是否工作关系的信号就是 GS 信号 恰好可以让 第一块 74LS148 的 EO 使能第二块 74LS148 接到其 EI 上 因此 GS 就正是我们要找的编码结果的最高位 A3 具体电路如图所示 11 d 74LS85 比较器的测试 i 实验原理 比较两个二进制数的方法是从最高 位开始 依次比较每一位 在比较到第 i 位时 不 仅要看两个二进制数第 i 位的大小 还要看第 i 1 位 的比较结果 由二者共同决定第 i 位的比较结果 74LS85 的内部逻辑状态原理 在比较两个数 A B 的第 i 位 Ai和 Bi时 如果 Ai Bi 则一定有 Ai 1 Bi 0 将此情况记为 PGi 则 PGi AiBi 同理 Ai Bi的情况 PLi AiBi 对于 Ai Bi的情况 PEi 则 应该考虑两种 Ai 1 Bi 1 和 Ai 0 Bi 0 因此 PEi Ai Bi 可用与或非门实现 74LS85 是四位 比较器 每一位比较的原理都如此 比较结果再和 74LS185 ALTBIN ALTBOUT AEQBIN AEQBOUT AGTBIN AGTBOUT A0 B0 A1 B1 A2 B2 A3 B3 12 第 i 1 位的比较结果进行综合处理 具体外部逻辑状 态为 i 实验内容 置入任意的 分别测 试 观察相应的输出 是否 正确 如果正确 则达到实验目的 ii 思考 如果比较的位数为 8 位 该如何利用 74LS85 设 计电路 当需要比较的数据为 8 位时 则将这两个数据分为两段 段 即高四位和低四位 使用两块 74LS58 第一块用于 比较低四位 其置为 将其比较结果送至第二块的 第二块用于比较高四位 其输出结果则为最终这两个 8 位二进制数比较的结果 电路图略 13 三 第三次实验 74LS74 D 触发器 74LS163 4 位二进制计数器 74LS166 8 位二进制移位寄存器 1 实验原理 a 74LS74 D 触发器 i 实验原理 D 触发器的内部原理在理论课上老师已经 给我们讲过 我就不在此阐述 在这里我只想专门谈一 谈触发器与锁存器的区别以及锁存器如何实现边沿触发 对于锁存器而言 要求在控制 时钟 输入 CLK 有效期 间内 输入数据 D 稳定不变 但由于实际工程运用电子 电路庞杂 数据难免会产生错误而导致传输不稳定 比 如空翻现象 如果刻意要求数据稳定不变使器件正确工 作将会给实际使用带来不便 边沿触发的产生就很好的 解决了这个问题 边沿触发可以使器件在控制信号的有 效边沿时接收数据 就 D 触发器而言 由于 D 锁存器的 地方就在于多了两个信号接收门 与非门 更重要的是 D 触发器比 D 锁存器内部多了三条反馈数据线 正是由 于这三条反馈数据线 使得时序电路的产生成为了可能 让电子元器件在控制数据上 智能 了 实验采用 74LS74 芯片 其中封装了两个 D 触发器其 1 2 外部逻辑 状态为 D PR Q CLK CLR Q 74LS74 14 ii 实验步骤 验证次态于现态之间的关系 即次态方 程 给 CLR 送入一个 0 信号 并给 CLK 端送入一个时钟 脉冲 使 D 触发器清零 给 D 端送入一个信号 并给 CLK 端送入一个时钟脉冲 使得数据送到 D 触发器内 再向 CLK 端送入一个时钟脉冲 观察输出 Q 与 D 触发器 次态真值表是否一致 如果一致则达到实验目的 iii 实验思考 D 触发器是时序电路的细胞 是时序电 路的最小单位 它让电子器件在时域上有序处理 存储数 据成为可能 其原理是时序电路原理的基础 注 由于 我比较熟悉 74LS163 的结构 在此就不给出其外部逻辑 状态了 b 74LS163 4 位二进制计数器 i 实验原理 74LS163 是一个可以清零 可以设置计数 模数 计数起点 可拓展的计数器 清零可以通过其清零 端实现 而模数可通过置数端 LD 配合各输出端 Qi实现 计数的起点由 DCBA 输入端输入 而两个使能端则实现 进一步拓展级联 ii 实验步骤 将 74LS163 的 ENP 与 ENT 使能端接 5V 信号 使芯片使能向 CLR 端送入信号并向 CLK 端送 15 入信号 使得芯片清零 将 CLD 和 LD 接 GND 给 置一个四位二进制初始信号 让 计数器从此数开始加 1 计数 给 CLK 端送入一个时钟脉 冲 观察输出是否为初始置数加一 如果 是 则继续送时钟脉冲给 CLK 直至进位输出 RCO 有输 出信号时 将计数器清零 重新给置入一个四 位二进制信号 重复上述操作 测试多次 熟练掌握 74LS163 工作原理 iii 思考 使能端 ENP 和 ENT 的作用 为了实现多位二进制数 4 位以上 加 1 计数的功能 需要给 74LS163 级联拓展 与译码器级联类似 如果数 据低位的输出进位有信号 说明现有的 74LS163 已经不 够表达当前的输出数据 需要借助另一块 74LS163 来进 行表达 此时就涉及到一个问题 即第二块 74LS163 工 作使能的控制 ENT 使能端就可以负责此功能 因此如 果需要做级联 则第一级的 74LS163 进位输出 RCO 接 入到第二级 74LS163 的 ENT 上 因此 ENT 除了控制 电路处于置数方式或计数方式外 还控制最高位的 ROC 是否有效 当 ENT 做了级联必须的使能时 还需要另一 使能端控制较高级的 74LS163 的工作使能 这就是 ENP 存在的意义 c 74LS166 并入 串出移位寄存器 16 i 实验原理 74LS166 结构与 74LS163 结构比较相似 其 SH LD 端相当于 74LS163 的 ENT 端 当 74LS166 工 作起来后 唯一的输出端 Qh则会将实现置入芯片数据的 8 个二进制位按 的 顺序将其按位移出寄存器 也就是说并行置入的 8 个二 进制位在移位的过程中由低位移向高位 在低位产生 空位 由信号 SER 补入 由于我对于 74LS166 的结构 也比较熟悉 因此就不在此给出其外部逻辑状态了 ii 实验内容 实验准备工作与 74LS163 实验相同 送信 号到 SH LD 中 并向 CLK 中送入一个时钟脉冲 使芯 片处于置数的工作状态 任意置入一组 8 位二进制信号 给 并置入 SER 0 再给 CLK 端送入 一个时钟脉冲信号 使得芯片由置数状态转向移位状态 接下来持续给 CLK 送入时钟脉冲信号 观察 QH的输出 与每一位输入的数位是否一致 并观察当 8 位输入的数 位都移出芯片后 接下来的输出是否与事先置入的 SER 一致 如果都一致 则本次试验成功 将 SER 置为 1 重复上述操作 所有试验到此结束 四 实验总结 做数字逻辑实验以及老师详细而全面的讲授恶补了我数字 逻辑知识的漏洞 纠正了我以前的一些对数字逻辑知识不正确 17 的理解 将曾经抽象的知识变得更容易理解了 极大的提高了 我数字逻辑的学习质量以及我的学习兴趣 收获甚大 上述我 对实验内容的报告都是我的收获所在 尤其是译码器编码器的 并联拓展 各个 MSI 块的使能端作用以及运用 时序电路基 本原理基本单位的强化理解 D 触发器原理 这些都是我在 做实验之前的薄弱环节 而通过做实验 我现在对数字逻辑这 门学科有了一个更深刻更佳正确的认识 最后 我就 作用 和 地位 两个角度谈一谈我对数字逻辑这门课的理解与认识 五 理解内化 计算机专业的课程学习有两条主线 硬件和软件 软件课 程之间没有很明显的关联 但是硬件课程则是一环套一环 逐 层递进的 18 模拟电子技术基础 数字逻辑 规模器件 计算机硬件结构 计算机组成原理 离散数学 大学物理电学部分 由模拟电子技术中的晶体三极管和 C