集成电路复习题(河北科技大学)

第三章 集成电路中的器件及模型 1 对 MOS 器件主要关心的是器件的阈值电压 电流方程 器件的瞬态特性 小信号工作的 模型 2 阈值电压是一个重要的器件参数 它是 MOS 晶体管导通和截止的分界点 当 VGS VT 而 VDS 0 时 在源 漏区之间形成均匀的导电沟道 无电位差 无电流 当 VDS 0 但比较小时 在源 漏区有近似均匀的导电沟道 形成漏电流 当 VDS VGS VT 时 漏端反型层电荷减少到零 沟道在源端夹断 当 VDS VGS VT 时 沟道夹断的位置向源端方向移动 形成耗尽区 3 K K 的关系 K 是 MOS 晶体管的导电因子 K 是本征导电因子 MOS 晶体管的导电因子 K 由两方面因素决定 K 晶体管宽长比 W L 6 大 小信号分别针对什么问题提出的 答 大信号针对数字电路提出的 小信号针对模拟电路提出的 7 小尺寸器件的二级效应包括哪些方面 任选一种说明 答 包括 短沟道效应 窄沟道效应 饱和区沟道长度调制效应 迁移率退化和速度 饱和 热电子效应 短沟道效应 SCE MOS 晶体管沟道越短 源 漏区 pn 结耗尽层电荷在总的沟通区耗尽 层电荷中占的比例越大 使实际由栅压控制的耗尽层电荷减少 造成的值电压随沟道长度 减小而下降 11 晶体管特征频率 fT 晶体管交流输出短路共发射极电流增益 f 1 时的工作频率 12 无源元件分为 电阻器 电容器 电感器 互连线 第四章 1 COM 反相器的直流噪声容限 开 关门电平分别针对什么 答 为了保证电路能正常工作 对电路的输入逻辑电平有一个允许的变化范围 这个范围 就是直流噪声容限 它反映了电路的抗干扰能力 决定于电路所能承受的最差的输入逻辑 电平 关门电平是电话允许的输入低电平的上限 而开门电平是电路允许的输入高电平的下限 10 双极型电路的成因及 RTL 电路的逻辑功能 答 双极型晶体管有较大的跨导 比 MOS 电路有更快的开关速度 RTL 电路由双极单管反 相器并联而成 输出电平 VOUT 的逻辑是 C1 和 C2 的 点与 RTL 是一种或非门逻辑 它 的主要问题是噪声容限低 5 什么是类 MOS 在什么情况下提出 答 因为静态 CMOS 逻辑门每个输入都有 NMOS 和 PMOS 两个管子 不利于减小面积和提 高集成度 所以采用类 MOS 电路 类 NMOS 只用 NMOS 管串 并联构成的逻辑功能块 上拉通路常导通的 PMOS 管代替 PMOS 逻辑功能块 类 PMOS 只用 PMOS 逻辑块实现逻辑功能 下拉通路的 NMOS 逻辑块用常导通的 NMOS 管代替 4 什么叫上拉 下拉开关 答 在 CMOS 反相器中 NMOS 管导通的作用是把输出拉到低电平 因此叫下拉开关 PMOS 管导通的作用是把输出拉到高电平 因此叫上拉开关 把单个 NMOS 管和 PMOS 管换成一定串 并联关系 NMOS 逻辑块叫下拉开关网络 PMOS 逻辑块叫上拉开关网络 3 CMOS 与 NMOS 反相器的比较 答 从直流特性看 NMOS 负载元件常导通 是有比反相器 达不到最大逻辑摆幅 有较 大静态功耗噪声容限 CMOS NMOS PMOS 交替导通 是无比电路 可获得最大逻辑摆幅 有利于减小静态功 耗 可获得最大的直流噪声容限 从瞬态特性看 NMOS 因为 Kr 1 使得 tr tf 因此限制了速度 CMOS 采用对称设计 使 tr tf 从而有利于提高速度 2 CMOS 反相器的设计 答 1 为了使 CMOS 反相器有最佳性能 采用全对称设计 VTN VTP KN KP 因为全 对称设计 Vit VPP 所以 VNLM VNHM VDD 且 tr tf 这样最有利于提高速度 2 在实际工艺中 不可能获得完全对称设计 因此取 LN LP WN WP WA WP 2WN WN WA 3 要求一个反相器在驱动 1pF 负载电容时 tr 和 tf 不超过 0 5ns 采用 0 6um 工艺 VDD 5V VTN 0 8V VTP 0 9V K N nCOX 120 10 6A V2 K P PCOX 60 10 6A V2 根据 其中 要求 tr 0 5ns 则 p 0 28ns 又根据 p CL KPVDD 得 KP 7 14 10 4A V2 因则 要求 PMOS 管宽长比满足 同理 要求 NMOS 管宽长比满足 取 LN LP 0 6um 则 WN 6 9um WP 14 28um 在画版图时 MOS 管的沟道宽度要根据实际情况取整 7 预充 求值动态电路中的电荷分享成因及解决方法 答 若输入信号在求值阶段变化 会引起电荷分享 使输出信号受到破坏 出现条件 0 时 A 0 1 时 A 1 B 始终为 0 结果 输出高电平下降 下降比例与两个电容比值有关 解决方法 加反馈管和预充电管使输出电平恢复 克服电荷分享 专业 IC 设计软件有哪些 RTL 综合和测试相关的工具 仿真工具 VCS 综合工具 Design Compiler 静态时序分析 Prime Time 形式验证 Formality ATPG 工具 TetraMax ATPG DFT MAX FPGA 综合工具 Synplify Pro 1 1 分析下面分析下面2 2个电路的逻辑功能 若所有输入高电平都是个电路的逻辑功能 若所有输入高电平都是5V5V 输入低电平都是 输入低电平都是0V0V 电源电压是电源电压是5V5V 所有 所有MOSMOS管的阈值电压绝对值都是管的阈值电压绝对值都是0 8V0 8V 分析 分析2 2个电路的输出高 个电路的输出高 低电平和主要优缺点 低电平和主要优缺点 电路电路1 结构简单 节省面积 逻辑电平与输入状态相关 驱动能力差 噪声容限小 结构简单 节省面积 逻辑电平与输入状态相关 驱动能力差 噪声容限小 电路电路 2 结构规整 逻辑灵活 改变输入信号可以实现对 结构规整 逻辑灵活 改变输入信号可以实现对 AB 的多种操作 输出高电平有的多种操作 输出高电平有 阈值损失 驱动能力差 噪声容限小 阈值损失 驱动能力差 噪声容限小 四 四 10 分 写出下图电路的逻辑表达式 推导输出高 低电平 已知分 写出下图电路的逻辑表达式 推导输出高 低电平 已知 VDD 5V VTN VTP 1V 六 六 20 分 如图电路实现什么功能 如果所有分 如图电路实现什么功能 如果所有 MOS 管取相同尺寸 管取相同尺寸 W 4 m L 0 8 m Cox 2 10 7F cm2 电源电压是 电源电压是 5V 所有 所有 MOS 管阈值电压的绝对管阈值电压的绝对 值都是值都是 0 8V n 2 p 600cm2 Vs 每个 每个 MOS 管的源或漏管的源或漏 pn 结的平均结电容近似是栅电结的平均结电容近似是栅电 容的容的 0 4 倍 倍 1 根据给定的输入波形 画出 根据给定的输入波形 画出 V1 和和 Vout 波形 标出转变点的电平值 不波形 标出转变点的电平值 不 考虑延迟时间 考虑延迟时间 2 计算时钟频率的上限 计算时钟频率的上限 rrff 1tt 解 解 Vout A B C 1 因为因为 0 时 当时 当 A B 是高电平时 是高电平时 C1 和和 C2 都充电到高电平 当都充电到高电平 当 1 时 时 C 为高电为高电 平使平使 C2 放电到放电到 0 而因为 而因为 A 是低电平 是低电平 V1 保持预充的高电平保持预充的高电平 5V 当 当 A 变高 变高 C 变低后 变低后 引起电荷分享 使引起电荷分享 使