EDA试题(新制作)

1 大振制作 纯属个人臆断 1 一个项目的输入输出端口是定义在 A A 实体中 B 结构体中 C 任何位置 D 进程体 2 描述项目具有逻辑功能的是 B A 实体 B 结构体 C 配置 D 进程 3 关于 1987 标准的 VHDL 语言中 标识符描述正确的是 B A 下划线可以连用 B 下划线不能连用 C 不能使用下划线 D 可以使用任何字符 4 VHDL 语言中变量定义的位置是 D VHDL 语言中信号定义的位置是 D A 实体中中任何位置 B 实体中特定位置 C 结构体中任何位置 D 结构体中特定位置 5 变量和信号的描述正确的是 A A 变量赋值号是 B 信号赋值号是 C 变量赋值号是 D 二者没有区别 6 变量和信号的描述正确的是 B A 变量可以带出进程 B 信号可以带出进程 C 信号不能带出进程 D 二者没有区别 6 关于 VHDL 数据类型 正确的是 D A 数据类型不同不能进行运算 B 数据类型相同才能进行运算 C 数据类型相同或相符就可以运算 D 运算与数据类型无关 7 关于 VHDL 数据类型 正确的是 B A 用户不能定义子类型 B 用户可以定义子类型 C 用户可以定义任何类型的数据 D 前面三个答案都是错误的 8 可以不必声明而直接引用的数据类型是 C A STD LOGIC B STD LOGIC VECTOR C BIT D 前面三个答案都是错误的 9 使用 STD LOGIG 1164 使用的数据类型时 B A 可以直接调用 B 必须在库和包集合中声明 C 必须在实体中声明 D 必须在结构体中声明 10 VHDL 运算符优先级的说法正确的是 C A 逻辑运算的优先级最高 B 关系运算的优先级最高 C 逻辑运算的优先级最低 D 关系运算的优先级最低 11 VHDL 中顺序语句放置位置说法正确的是 D A 可以放在进程语句中 B 可以放在子程序中 C 不能放在任意位置 D 前面的说法都正确 12 不属于顺序语句的是 B A IF 语句 B LOOP 语句 C PROCESS 语句 D CASE 语句 13 现场可编程门阵列的英文简称是 A A FPGA B PLA C PAL D PLD 14 可编程逻辑器件的英文简称是 D A FPGA B PLA C PAL D PLD 15 在 EDA 中 IP 的中文含义是 D A 网络供应商 B 在系统编程 C 没有特定意义 D 知识产权核 16 如果 a 1 b 1 则逻辑表达式 a XOR b OR NOT b AND a 的值是 A A 0 B 1 C 2 D 不确定 17 执行下列语句后 Q 的值等于 B SIGNAL E STD LOGIC VECTOR 2 TO 5 SIGNAL Q STD LOGIC VECTOR 9 DOWNTO 2 E 1 4 0 OTHERS 1 QE 2 4 E 3 5 1 7 E 5 OTHERS E 4 A 11011011 B 00101101 C 11011001 D 00101100 18 在 VHDL 语言中 下列对时钟边沿检测描述中 错误的是 D A if clk event and clk 1 then B if falling edge clk then C if clk event and clk 0 then D if clk stable and not clk 1 then 2 大振制作 纯属个人臆断 19 下面对利用原理图输入设计方法进行数字电路系统设计的描述中 那一种说法是不正确的 A 原理图输入设计方法直观便捷 但不适合完成较大规模的电路系统设计 B 原理图输入设计方法一般是一种自底向上的设计方法 C 原理图输入设计方法无法对电路进行功能描述 D 原理图输入设计方法也可进行层次化设计 20 下列那个流程是正确的基于 EDA 软件的 FPGA CPLD 设计流程 A A 原理图 HDL 文本输入 功能仿真 综合 适配 编程下载 硬件测试 B 原理图 HDL 文本输入 适配 综合 功能仿真 编程下载 硬件测试 C 原理图 HDL 文本输入 功能仿真 综合 编程下载 适配硬件测试 D 原理图 HDL 文本输入 功能仿真 适配 编程下载 综合 硬件测试 21 在 VHDL 语言中 下列对进程 PROCESS 语句的语句结构及语法规则的描述中 正确的是 A PROCESS 为一无限循环语句 敏感信号发生更新时启动进程 执行完成后 等待下一次进程启动 B 敏感信号参 数表中 应列出进程中使用的所有输入信号 C 进程由说明部分 结构体部分 和敏感信号参数表三部分组成 D 当前进程中声明的信号也可用于其他进程 22 对于信号和变量的说法 哪一个是不正确的 A A 信号用于作为进程中局部数据存储单元B 变量的赋值是立即完成的 C 信号在整个结构体内的任何地方都能适用D 变量和信号的赋值符号不一样 23 VHDL 语言共支持四种常用库 其中哪种库是用户的 VHDL 设计现行工作库 A IEEE 库 B VITAL 库 C STD 库D WORK 工作库 24 下列语句中 不属于并行语句的是 B A 进程语句B CASE 语句 C 元件例化语句D WHEN ELSE 语句 25 在 VHDL 的 CASE 语句中 条件句中的 不是操作符号 它只相当与 B 作用 A IFB THENC ANDD OR 26 下列关于信号的说法不正确的是 C A 信号相当于器件内部的一个数据暂存节点 B 信号的端口模式不必定义 它的数据既可以流进 也可以流出 C 在同一进程中 对一个信号多次赋值 其结果只有第一次赋值起作用 D 信号在整个结构体内的任何地方都能适用 27 下面哪一个可以用作 VHDL 中的合法的实体名 D A ORB VARIABLE C SIGNALD OUT1 28 下列关于变量的说法正确的是 A A 变量是一个局部量 它只能在进程和子程序中使用 B 变量的赋值不是立即发生的 它需要有一个 延时 C 在进程的敏感信号表中 既可以使用信号 也可以使用变量 D 变量赋值的一般表达式为 目标变量名NULL 语句 C CASE 语句中的选择值只能出现一次 且不允许有相同的选择值的条件语句出现 D CASE 语句执行必须选中 且只能选中所列条件语句中的一条 30 在 VHDL 中 可以用语句 D 表示检测 clock 下降沿 A clock event B clock event and clock 1 C clock 0 D clock event and clock 0 31 在 VHDL 的 FOR LOOP 语句中的循环变量是一个临时变量 属于 LOOP 语句的局部量 B 事先声明 A 必须B 不必C 其类型要D 其属性要 32 在 VHDL 中 语句 FOR I IN 0 TO 7 LOOP 定义循环次数为 A 次 A 8B 7C 0D 1 33 在 VHDL 中 PROCESS 结构内部是由 B 语句组成的 A 顺序B 顺序和并行C 并行D 任何 34 在元件例化语句中 用 D 符号实现名称映射 将例化元件端口声明语句中的信号与 PORT MAP 中的信 3 大振制作 纯属个人臆断 号名关联起来 A B C 35 在 VHDL 中 含 WAIT 语句的进程 PROCESS 的括弧中 B 再加敏感信号 否则则是非法的 A 可以B 不能C 必须D 有时可以 36 综合是 EDA 设计流程的关键步骤 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 在下面 对综合的描述中 D 是错误的 A 综合就是将电路的高级语言转化成低级的 可与 FPGA CPLD 的基本结构相映射的网表文件 B 为实现系统的速度 面积 性能的要求 需要对综合加以约束 称为综合约束 C 综合可理解为 将软件描述与给定的硬件结构用电路网表文件表示的映射过程 并且这种映射关系不是唯一的 D 综合是纯软件的转换过程 与器件硬件结构无关 37 关于 VHDL 中的数字 请找出以下数字中数值最小的一个 A 2 1111 1110 B 8 276 C 10 170 D 16 E E1 38 以下对于进程 PROCESS 的说法 正确的是 C A 进程之间可以通过变量进行通信 B 进程内部由一组并行语句来描述进程功能 C 进程语句本身是并行语句 D 一个进程可以同时描述多个时钟信号的同步时序逻辑 39 进程中的信号赋值语句 其信号更新是 C A 按顺序完成 B 比变量更快完成 C 在进程的最后完成 D 以上都不对 40 下列标识符中 B 是不合法的标识符 A State0B 9moonC Not Ack 0D signal 41 在 VHDL 中 IF 语句中至少应有 1 个条件句 条件句必须由 表达式构成 A BITB STD LOGIC C BOOLEAND INTEGER 42 在 VHDL 中 一个设计实体可以拥有一个或多个 D A 设计实体B 结构体 C 输入 D 输出 43 在 VHDL 的 IEEE 标准库中 预定义的标准逻辑位 STD LOGIC 的数据类型中是用 表示的 A 小写字母和数字 B 大写字母数字 C 大或小写字母和数字 D 全部是数字 44 在 VHDL 中 条件信号赋值语句 WHEN ELSE 属于 语句 A 并行和顺序 B 顺序 C 并行 D 不存在的 45 在 VHDL 的 IEEE 标准库中 预定义的标准逻辑数据 STD LOGIC 有 C 种逻辑值 A 2 B 3 C 9 D 8 46 在 EDA 工具中 能完成在目标系统器件上布局布线软件称为 C A 仿真器 B 综合器 C 适配器 D 下载器 47 大规模可编程器件主要有 FPGA CPLD 两类 其中 CPLD 通过 A 实现其逻辑功能 P42 A 可编程乘积项逻辑B 查找表 LUT C 输入缓冲D 输出缓冲 48 VHDL 常用的库是 A A IEEE B STD C WORK D PACKAGE 49 下面既是并行语句又是串行语句的是 C A 变量赋值 B 信号赋值 C PROCESS 语句 D WHEN ELSE 语句 50 不完整的 IF 语句 其综合结果可实现 A A 时序逻辑电路B 组合逻辑电路 C 双向电路D 三态控制电路 51 状态机编码方式中 其中 A 占用触发器较多 但其简单的编码方式可减少状态译码组合逻辑资源 且易于 控制非法状态 A 一位热码编码B 顺序编码 C 状态位直接输出型编码D 格雷码编码 52 大规模可编程器件主要有 FPGA CPLD 两类 下列对 FPGA 结构与工作原理的描述中 正确的是 C A FPGA 全称为复杂可编程逻辑器件 4 大振制作 纯属个人臆断 B FPGA 是基于乘积项结构的可编程逻辑器件 C 基于 SRAM 的 FPGA 器件 在每次上电后必须进行一次配置 D 在 Altera 公司生产的器件中 MAX7000 系列属 FPGA 结构 53 下面对利用原理图输入设计方法进行数字电路系统设计 哪一种说法是正确的 B A 原理图输入设计方法直观便捷 很适合完成较大规模的电路系统设计 B 原理图输入设计方法一般是一种自底向上的设计方法 C 原理图输入设计方法无法对电路进行功能描述 D 原理图输入设计方法不适合进行层次化设计 54 在 VHDL 语言中 下列对进程 PROCESS 语句的语句结构及语法规则的描述中 不正确的是 D A PROCESS 为一无限循环语句 B 敏感信号发生更新时启动进程 执行完成后 等待下一次进程启动 C 当前进程中声明的变量不可用于其他进程 D 进程由说明语句部分 并行语句部分和敏感信号参数表三部分组成 二 填空题二 填空题 EDA 设计流程包括 设计输入 设计实现 实际设计检验和 下载编程四个步骤 EDA 设计输入主要包括图形输入 HDL 文本输入和状态机输入 VHDL 的数据对象包括变量 常量和信号 它们是用来存放各种类型数据的容器 VHDL 源程序的文件名应与实体名相同 否则无法通过编译 下列是 EDA 技术应用时涉及的步骤 A 原理图 HDL 文本输入 B 适配 C 时序仿真 D 编程下载 E 硬件测试 F 综合 请选择合适的项构成基于 EDA 软件的 FPGA CPLD 设计流程 A F B C D E 三 简答 1 信号与变量的区别 信号与变量的区别 信号赋值语句在进程外作为并行语句 并发执行 与语句所处的位置无关 变量赋值语句在进程内或子程序内作 为顺序语句 按顺序执行 与语句所处的位置有关 信号赋值符号为 变量赋值符号位 信号赋值符号用 于信号赋值动作 不立即生效 变量赋值符号用于变量赋值动作 立即生效 变量赋值语句与信号赋值语句的区别 变量具有局部特征 它的有效性只局限于所定义的一个进程中 或一个 子程序中 它是一个局部的 暂时性数据对象 对于它的赋值是立即发生的 信号具有全局特征 它不但可以作 为一个设计实体内部各单元之间数据传送的载体 而且可通过信号与其他的实体进行通信 信号的赋值不是立即 发生的 它发生在一个进程结束时 5 大振制作 纯属个人臆断 简述信号和变量的区别 简述信号和变量的区别 答 信号变量 赋值符号 10 THEN Q1 0 置零 ELSE Q1 Q1 1 加 1 END IF END IF END PROCESS Q Q1 END bhv 下面是一个多路选择器的 VHDL 描述 试补充完整 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY bmux IS PORT sel IN STD LOGIC A B IN STD LOGIC VECTOR 7 DOWNTO 0 Y OUT STD LOGIC VECTOR 7 DOWNTO 0 END bmux ARCHITECTURE bhv OF bmux IS BEGIN y A when sel 1 ELSE B END bhv VHDL 程序改错 仔细阅读下列程序 回答问题 LIBRARY IEEE 1 USE IEEE STD LOGIC 1164 ALL 2 ENTITY LED7SEG IS 3 PORT A IN STD LOGIC VECTOR 3 DOWNTO 0 4 CLK IN STD LOGIC 5 LED7S OUT STD LOGIC VECTOR 6 DOWNTO 0 6 END LED7SEG 7 ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP STD LOGIC 9 BEGIN 10 SYNC PROCESS CLK A 11 BEGIN 12 IF CLK EVENT AND CLK 1 THEN 13 TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S 0000000 五 写程序题五 写程序题 1 试描述一个带进位输入 输出的 8 位全加器 端口 A B 为加数 CIN 为进位输入 S 为加和 COUT 为进位输出 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY ADDER8 IS PORT A B IN STD LOGIC VECTOR 7 DOWNTO 0 CIN IN STD LOGIC COUT OUT STD LOGIC S OUT STD LOGIC VECTOR 7 DOWNTO 0 END ADDER8 ARCHITECTURE ONE OF ADDER8 IS SIGNAL TS STD LOGIC VECTOR 8 DOWNTO 0 BEGIN TS 0 S TS 7 DOWNTO 0 COUT TS 8 END ONE 设计一个 3 8 译码器 输入端口 din 输入端 位宽为 3 位 EN 译码器输出使能 高电平有效 输出端口 xout译码器输出 低电平有效 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY DECODE3 8 IS PORT DIN IN STD LOGIC VECTOR 2 DOWNTO 0 EN IN STD LOGIC XOUT OUT STD LOGIC VECTOR 7 DOWNTO 0 END DECODE3 8 8 大振制作 纯属个人臆断 ARCHITECTURE ONE OF DECODE3 8 IS BEGIN PROCESS DIN EN BEGIN IF EN 1 THEN IF DIN 111 THEN XOUT 11111110 ELSIF DIN 110 THEN XOUT 11111101 ELSIF DIN 101 THEN XOUT 11111011 ELSIF DIN 100 THEN XOUT 11110111 ELSIF DIN 011 THEN XOUT 11101111 ELSIF DIN 010 THEN XOUT 11011111 ELSIF DIN 001 THEN XOUT 10111111 ELSE XOUT 11111011 END IF END PROCESS END ONE 设计一数据选择器 MUX 其系统模块图和功能表如下图所示 试采用下面三种方式中的两种来描述该数据选择器 MUX 的结构体 MUX SEL 1 0 AIN 1 0 BIN 1 0 COUT 1 0 SELCOUT 00 01 10 11 OTHERS A or B A xor B A nor B A and B XX a 用 if 语句 b 用 case 语句 c 用 when else 语句 Library ieee Use ieee std logic 1164 all Entity mymux is Port sel in std logic vector 1 downto 0 选择信号输入 Ain Bin in std logic vector 1 downto 0 数据输入 Cout out std logic vector 1 downto 0 End mymux Architecture one of mymux is Begin Process sel ain bin Begin If sel 00 then cout ain or bin Elsif sel 01 then cout ain xor bin Elsif sel 10 then cout ain and bin Else cout cout cout cout cout ain nor bin End case End process End two Architecture three of mymux is Begin Cout ain or bin when sel 00 else Ain xor bin when sel 01 else Ain and bin when sel 10 else ain nor bin End three 附录附录 ASIC Application Specific Integrated Circuits 专用集成电路 Analysis Synthesis 分析 综合器 Assembler 装配器 CAD 计算机辅助设计 CAM 计算机辅助制造 CAT 计算机辅助测试 CAE 计算机辅助工程 CMOS 互补场效应管 Compiler Database Interface CPLD Complex Programmable Logic Device 复杂可编程逻辑器件 CLB Configurable Logic Block 可配置逻辑模块 DSP 数字信号处理 Design Assistant 设计辅助模块 EDA Electronic Design Automation 电子设计自动化 EDA Netlist Writer EDA 网表文件生成器 EAB Embedded Array Block 嵌入式阵列块 FPGA Field Programmable Gate Array 现场可编程门